用于数字 IC 设计的 Place-and-Route Softw

如何在竞争激烈的运行时获得卓越的结果质量？在高级流程节点上实现设计所面临的挑战需要一种新的布局和布线模式。

趋势与技术

数字化实施面临的挑战

管理设计复杂性、性能/功耗/面积目标和上市时间是现代 SoC 设计中的关键挑战。设计规则的复杂性和会议时机使设计完成比以往任何时候都更具挑战性，并要求在布局和路线上进行模式转变。

广泛使用多图案技术、EUV 光刻技术和混合高度单元使布局和布线变得复杂。需要对布局和路线技术进行根本性变革，才能有效实现刚果民主共和国的封锁。

市场需要功耗最低、性能最高的集成电路。突破性优化技术可以最大限度地减少功耗，同时实现时机和面积目标并控制开发成本。

随着导线/通孔电阻的增加，准确的布线后时序估计比以往任何时候都更加困难。通过在流程的早期提高详细路线可见性，避免迭代、改进 PPA 并缩短关闭时间。

Reduce total power consumption for power sensitive applications

Realize fast design closure and solve advanced node high wire/via resistivity challenges

Certified by leading foundries through 4 nm and fast ramping on 3 nm certifications