High-Level Verification Solutions

西门子为高级设计提供一流的产品和方法，在设计过程的多个阶段提供解决方案。C++ 和 SystemC 等效性检查的设计检查、代码和功能覆盖率以及形式验证。

Catapult High-Level Verification Solutions

使用

Catapult HLV 平台，使用已知且可信的方法加速您的高级验证 (HLV) 流程。利用高级设计检查、代码/功能覆盖以及静态和形式化方法，将您的总体 SoC 验证周转时间和成本最多可减少 80%。

HLS 感知代码覆盖范围包括对语句、分支、条件、表达式 (FEC) 和数组访问覆盖的支持，以及受 SystemVerilog 启发的功能覆盖，支持覆盖组、覆盖点、分箱和交叉。

HLS 流程的早期正式发现错误、歧义和问题设计问题或用户限制错误。即使在时间和接口方面存在差异，Catapult Formal 仍支持验证和覆盖封闭流程。

SLEC 对照您的高级模型检查 RTL 的正确性。能够证明尽管语言、时间或抽象存在差异，但规范和实现是相同的。

Questa HL-SYC扩展进行高级设计验证，可以在流程的早期开始验证，从而帮助在合成之前消除问题。