Calibre 3DStack

对于扇出晶圆级封装 (FOWLP) 等封装技术，封装设计和验证过程可能具有挑战性。由于FOWLP制造是在 “晶圆级别” 进行的，因此它包括掩模生成，类似于SoC制造流程。必须有可靠的封装设计和验证流程，这样设计人员才能确保铸造厂或 OSAT 公司的 FOWLP 可制造性。这个 Xpedition® 企业印刷电路板 (PCB) 平台提供协同设计和验证平台，该平台利用封装设计环境和 SoC 物理验证工具进行 FOWLP。 Calibre 3DStack 功能扩展了 Calibre 芯片级签核验证，可在任何工艺节点上对包括晶圆级封装在内的完整多晶片系统（包括晶圆级封装）进行 DRC 和 LVS 检查，而无需中断当前的工具流程，也不需要新的数据格式。

精确验证扇出晶圆级封装 (FOWLP) 设计需要将封装设计环境与片上系统 (SoC) 验证工具相集成，以确保封装的可制造性和性能与片上系统 (SoC)

相比，晶圆级封装 (WLP) 可实现更高的外形尺寸和更高的性能。虽然有许多晶圆级封装设计风格，但扇出晶圆级封装 (FOWLP) 是一种流行的硅验证技术。但是，为了使FOWLP设计人员确保可接受的产量和性能，电子设计自动化（EDA）公司、外包半导体组装和测试（OSAT）和代工厂必须合作建立一致、统一、自动化的设计和物理验证流程。将封装设计环境与 SoC 物理验证工具相结合，可确保必要的协同设计和验证平台到位。凭借增强的印刷电路板 (PCB) 设计能力 Xpedition 企业平台和 Calibre 平台扩展的基于 GDSII 的验证功能与 Calibre 3DStack 此外，设计人员现在可以将 Calibre 芯片级签核 DRC 和 LVS 验证应用于各种 2.5D 和 3D 堆叠式模具组件，包括 FOWLP，以确保可制造性和性能。