Thiết kế và xác minh DDRx

HyperLynx thực hiện phân tích thời gian và tính toàn vẹn tín hiệu tích hợp cho giao diện Tốc độ dữ liệu kép (DDR), xác minh chất lượng tín hiệu, độ lệch và yêu cầu về thời gian. Trích xuất bố cục tự động, mô hình 3D EM và các kỹ thuật mô phỏng tiên tiến hỗ trợ phân tích nhận thức năng lượng và các ứng dụng DDR5.

Tài nguyên HyperLynx

Phân tích giao diện DDR

Giao diện DDR chứa nhiều nhóm tín hiệu, mỗi nhóm có yêu cầu chất lượng tín hiệu duy nhất. Chúng cũng có mối quan hệ thời gian tương đối giữa các nhóm tín hiệu cần được thỏa mãn. Tất cả các tín hiệu trong tất cả các nhóm cần được phân tích để đảm bảo rằng thiết kế sẽ hoạt động như dự định. Trong hình ảnh hiển thị ở đây, có hơn 64 tín hiệu, bao gồm đồng hồ, lệnh/địa chỉ, dữ liệu, nhấp nháy dữ liệu và trạng thái. Một vấn đề về chất lượng tín hiệu hoặc thời gian với bất kỳ tín hiệu đơn lẻ nào có khả năng làm cho toàn bộ giao diện không hoạt động được.

May mắn thay, giao diện DDR được liên kết với các thông số kỹ thuật của JEDEC mà ghi lại các yêu cầu giao diện - nhưng chỉ dành cho phía DRAM của giao diện. JEDEC không chỉ định tín hiệu I/O của bộ điều khiển hoặc yêu cầu thời gian, vì vậy các bộ điều khiển khác nhau sẽ có các hành vi duy nhất phải được tính đến trong quá trình phân tích. Ví dụ, bộ điều khiển có thể thực hiện deskewing trên giao diện, byte, nibble hoặc cơ sở bit riêng lẻ - hoặc hoàn toàn không.

Đảm bảo rằng giao diện sẽ hoạt động đòi hỏi phải đảm bảo rằng các yêu cầu về chất lượng tín hiệu và thời gian được đáp ứng cho tất cả các tín hiệu và mối quan hệ giữa các nhóm, bao gồm cả các hành vi cụ thể của bộ điều khiển. Điều này đòi hỏi phải mô phỏng tất cả các tín hiệu và dữ liệu dạng sóng sau xử lý để trích xuất các phép đo mắt và kết nối thời gian bay để sử dụng trong quá trình tính toán thời gian. Việc thực hiện phân tích này cho một giao diện DDR hoàn chỉnh là khó khăn, vì có hàng chục tín hiệu liên quan. Lý tưởng nhất, phân tích này nên được tự động hóa hoàn toàn, vì sự phức tạp và số lượng các bước phân tích liên quan.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Tự động xác minh sau bố trí giao diện đầy đủ

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx hoàn toàn tự động hóa xác minh sau bố cục DDR giao diện đầy đủ bằng cách kết hợp trích xuất cấu trúc liên kết bố cục tự động với mô phỏng nhận thức giao thức DDR tiên tiến, xử lý hậu kỳ dạng sóng toàn diện và tạo báo cáo.

Xác minh HyperLynx DDR cung cấp nhiều mức độ chính xác của mô hình bố cục, cho phép bạn bật/tắt các hiện tượng vật lý khác nhau để xác định tác động riêng của chúng đối với hiệu suất tổng thể của hệ thống. Các luồng phân tích tự động được tích hợp đầy đủ với HyperLynx Advanced Solvers, cung cấp mô hình chính xác các đường dẫn trở lại không lý tưởng, chia sẻ dòng trả về và tác động của nhiễu chuyển mạch đồng thời (SSN). Hơn hết, mô hình bố cục hoàn toàn tự động - chỉ cần chỉ định các tín hiệu quan tâm, tiêu chí để coi tín hiệu là kẻ xâm lược - và HyperLynx thực hiện phần còn lại.

Xác minh sau bố cục HyperLynx DDR thực hiện phân tích cụ thể theo giao thức dựa trên công nghệ DRAM và đặc điểm bộ điều khiển đã chọn, tạo ra một báo cáo HTML chi tiết cho bạn biết những gì đã qua, những gì thất bại và bao nhiêu.

Phân tích thiết kế trước bố trí

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Khi một chiến lược định tuyến phù hợp đã được xác định, các ràng buộc có thể được nắm bắt bằng đồ họa và tự động đưa vào bố cục.

Khi tốc độ DDR tăng lên, biên độ điện áp và thời gian tiếp tục giảm, do đó bắt buộc phải điều tra kỹ lưỡng không gian thiết kế với mô phỏng trước khi bắt đầu bố trí. Hầu hết các phương pháp phân tích DDR hầu như chỉ tập trung vào phân tích trước bố cục, trong đó một số tín hiệu được phân tích để thể hiện cách giao diện đầy đủ sẽ hoạt động.

Trong quá trình phân tích trước bố cục, điều cực kỳ quan trọng là phải mô hình hóa thiết kế vì nó sẽ thực sự được xây dựng thay vì một biểu diễn lý tưởng không thể được đặt ra hoặc sản xuất trên thực tế. HyperLynx được tích hợp chặt chẽ với phần mềm Z-Planner (TM) của Z-Zero để đảm bảo rằng các đặc điểm xếp chồng và theo dõi thiết kế đại diện cho một thực tế vật lý có thể được thực hiện với một nhà cung cấp fab cụ thể.

Phân tích trước bố cục là một quá trình tương tác, trong đó các nhà thiết kế tạo ra một cấu trúc liên kết bố cục được đề xuất, chạy phân tích, xem xét kết quả và lặp lại. Điều quan trọng là quá trình phân tích phải báo cáo biên độ điện áp và thời gian của thiết kế vì chúng thực sự sẽ được đo trong bối cảnh hệ thống. Phân tích bố cục trước của HyperLynx được điều khiển từ trình soạn thảo sơ đồ LineSIM, cho phép các nhà thiết kế khám phá ảnh hưởng của thứ tự định tuyến, kết thúc, các lớp định tuyến, thông qua hình học và theo dõi chiều dài/hình học/khoảng cách đối với hiệu suất thiết kế của họ.

Phân tích sơ bộ và phân tích hậu bố cục thống nhất

Phân tích trước bố cục xác định một tập hợp các hướng dẫn bố trí sẽ cho phép một hệ thống hoạt động bình thường, nếu việc khám phá trước bố cục là toàn diện và các quy tắc bố trí được tuân thủ hoàn toàn. Xác minh sau bố cục phân tích hành vi của thiết kế như nó đã thực sự được trình bày, phát hiện các trường hợp các hướng dẫn không được tuân thủ chính xác hoặc đơn giản là không đủ toàn diện.

Cả hai hình thức phân tích đều quan trọng. Khám phá trước bố cục giúp tối ưu hóa các nỗ lực bố trí và tránh làm lại quá mức. Xác minh sau bố cục giúp đảm bảo thiết kế đã sẵn sàng để xác minh nguyên mẫu và không chứa các vấn đề sẽ khiến nó thất bại trong phòng thí nghiệm, nơi gỡ lỗi, cập nhật và tái cấu trúc rất tốn thời gian và tốn kém.

Khám phá trước khi bố trí thiết lập các kỳ vọng về cách thiết kế sẽ hoạt động và tỷ suất lợi nhuận hoạt động sẽ là bao nhiêu. Xác minh sau bố cục cần thực hiện cùng một quy trình phân tích và báo cáo kết quả giống như khám phá trước bố cục, vì vậy hai bộ kết quả có thể được so sánh dễ dàng. Lý tưởng nhất, quá trình phân tích phải được tự động hóa hoàn toàn, do sự phức tạp và số lượng các bước trong quy trình. Đó chính xác là những gì phân tích DDR của HyperLynx thực hiện - sử dụng cùng một luồng phân tích tự động báo cáo cùng kết quả ở cùng một định dạng - để mọi vấn đề phát sinh trong quá trình bố trí có thể nhanh chóng được cô lập và giải quyết.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Báo cáo kết quả mô phỏng toàn diện

Software interface with graphs, charts, and data tables displaying financial or analytical information

Phân tích DDR của HyperLynx tạo ra một báo cáo toàn diện liệt kê các tín hiệu được phân tích và cho thấy những gì đã qua, những gì thất bại và bao nhiêu.

Kết quả được trình bày ở định dạng HTML siêu liên kết được sắp xếp theo các tab, bao gồm đọc dữ liệu, ghi dữ liệu, địa chỉ/lệnh, tín hiệu vi phân, đồ thị lệch DQ/DQS và biểu đồ mắt. Một tab tóm tắt riêng biệt cuộn báo cáo tổng thể thành bảng kết quả chính. Mỗi tab của báo cáo hiển thị các giá trị bắt buộc và đo được cho các tham số JEDEC và các thông số cụ thể của bộ điều khiển, cùng với các siêu liên kết cho phép người dùng xem chi tiết đo lường trong trình xem dạng sóng tương tác. Kết quả có thể lọc và sắp xếp, cho phép các nhà thiết kế nhanh chóng xác định các giá trị tối thiểu/tối đa và cô lập các khu vực có vấn đề.

Trình xem sơ đồ mắt tương tác, riêng biệt trình bày các kết quả chính từ báo cáo dưới dạng bảng, cho phép các thiết kế vẽ biểu đồ mắt bằng cách chọn một hàng tín hiệu trong bảng. Bảng có thể lọc và sắp xếp, tương tự như báo cáo HTML. Mặt nạ mắt thích hợp, cụ thể theo giao thức có thể được hiển thị để hiển thị biên độ thời gian và điện áp của tín hiệu.

Phân tích DDR nâng cao, nhận thức giao thức

Phân tích DDR toàn giao diện là một quá trình phức tạp, giao thức và thiết bị cụ thể. Quá trình phân tích chính xác, phép đo dạng sóng và tính toán thời gian khác nhau dựa trên công nghệ DRAM và bộ điều khiển đang được sử dụng. HyperLynx hiểu các yêu cầu giao thức cho các công nghệ DDR-2,3,4,5 và LPDDR-2,3,4,5, bao gồm bộ nhớ DDR5 đệm (đã đăng ký). HyperLynx sử dụng kết hợp các mô hình thời gian và các tùy chọn thiết lập trình hướng dẫn phân tích để thiết lập khả năng của bộ điều khiển và cách định cấu hình phân tích. Các khả năng của Controller được chỉ định thông qua trình hướng dẫn phân tích bao gồm thời gian địa chỉ 1T/2T, cân bằng đọc và ghi, thiết lập kết thúc động, khả năng ghi bàn DQ/DQS, v.v.

Khi tốc độ dữ liệu tăng lên, tương tác giữa các tín hiệu và Mạng phân phối điện (PDN) trở nên quan trọng hơn và có thể tiêu thụ một phần đáng kể biên độ hoạt động có sẵn của thiết kế. Mô hình hóa các hiệu ứng này đòi hỏi một mô hình mô phỏng chính xác cho mạng lưới phân phối tín hiệu/năng lượng kết hợp. Phân tích HyperLynx DDR được tích hợp liền mạch với bộ giải lai HyperLynx Advanced Solvers để tạo ra các mô hình mô phỏng này. Với phân tích Power-Aware, các tác động của đường dẫn trở lại tín hiệu không lý tưởng, chia sẻ dòng điện đường trở lại và nhiễu chuyển mạch đồng thời có thể được đưa vào hoặc loại trừ một cách chọn lọc khỏi phân tích, cho phép định lượng mức độ tác động của chúng đối với biên độ hoạt động.

Bộ nhớ DDR5 đại diện cho một chương hoàn toàn mới trong mô hình hóa và mô phỏng DDR, do việc bao gồm mạch cân bằng trong các máy thu thiết bị. Điều này đòi hỏi một thế hệ mới của các mô hình mô phỏng DDR5 (IBIS-AMI) và kỹ thuật mô phỏng. Ngoài ra, DDR5 yêu cầu tính toán lề mắt ở xác suất 1e-16, điều này không thể thực hiện được với các kỹ thuật mô phỏng DDR thông thường. HyperLynx hỗ trợ đầy đủ các mô hình mô phỏng DDR5 IBIS-AMI với các tính năng mới nhất và hỗ trợ nhiều phương pháp mô phỏng để cung cấp sự đánh đổi khác nhau giữa tốc độ mô phỏng và độ chính xác. HyperLynx cũng cho phép các mô hình IBIS-AMI được sử dụng với các trình điều khiển tương tự một đầu có trở kháng tăng/giảm và tốc độ cạnh khác nhau - một cái gì đó không phải là một phần nguyên bản của thông số kỹ thuật IBIS-AMI.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

Phân tích nâng cao DDR5 của HyperLynx hỗ trợ mô hình hóa đồng thời sự bất đối xứng tăng giảm và tính toán kết quả xuống đến 1e-16, đáp ứng các yêu cầu nghiêm ngặt nhất của thông số kỹ thuật DDR5.

Thiết kế & Xác minh DDRx