Phân tích các kịch bản phân vùng tối ưu của thiết kế dựa trên mục tiêu của nhà thiết kế. Phân tích tính khả thi của RTL để loại bỏ sớm các vấn đề vật lý. Ước tính PPA tại RTL và tạo sơ đồ mặt bằng sớm. Tạo tài sản thế chấp cho tất cả các công cụ hạ nguồn.
Gencellicon Chip Planner là công cụ chuyển sang trái đầu tiên cho phép các nhà thiết kế có được cái nhìn sâu sắc về tính khả thi thực hiện vật lý của thiết kế của họ ở giai đoạn rất đầu mà không phụ thuộc vào các công cụ triển khai truyền thống. Các nhà thiết kế có thể khám phá các kịch bản sơ đồ tầng khác nhau dựa trên các số liệu đã xác định, với khả năng thực hiện phân tích điều gì nếu, chọn kịch bản hiệu quả nhất để thực hiện.
Chip planner được thiết kế để cung cấp khả năng khám phá RTL và đề xuất các tùy chọn phân vùng khác nhau dựa trên các tiêu chí đã chọn. Các phân vùng RTL mới sẽ có SDC tương ứng được tạo tự động.
Chip Planner cung cấp cái nhìn sâu sắc ban đầu về việc thực hiện thiết kế và cung cấp phân tích điều gì nếu cho các nhà thiết kế để đưa ra các lựa chọn sơ đồ mặt bằng tốt nhất có thể bằng cách chọn một trong nhiều sơ đồ tầng được tạo tự động.
xác minh sơ đồ tầng độc đáo của Chip Planner cho phép các nhà thiết kế xác thực sơ đồ tầng dựa trên bộ quy tắc đầy đủ của mô tả thiết kế thực tế để kiểm tra sự không nhất quán giữa RTL, sơ đồ tầng, vị trí cảng và định tuyến.