Sự kiện tổng hợp và xác minh cấp cao của Catapult

RISC-V: Bộ xử lý điều chỉnh cho hiệu suất/hiệu quả. Tìm hiểu HLS để xây dựng và tích hợp đồng xử lý suy luận từ thức tỉnh, so sánh sức mạnh, hiệu suất và lợi ích diện tích trong hội thảo này.

Edge AI cần hiệu quả năng lượng và hiệu suất. Cân bằng với phần cứng tùy chỉnh! Tìm hiểu cách HLS chuyển từ Python sang phần cứng tùy chỉnh. Xây dựng bộ tăng tốc AI để suy luận từ thức và đo lường mức tăng sức lượng/hiệu suất của HLS.

Khám phá cách các nhà thiết kế điện tử có thể sử dụng HLS để triển khai các bộ gia tốc tùy chỉnh. Bằng cách điều chỉnh bộ tăng tốc theo các suy luận cụ thể, nó có thể hoạt động vượt trội hơn các GPU/TPU hiện có, giúp giảm mức tiêu thụ năng lượng.

Tham gia với chúng tôi tại Munich, nơi các phiên kỹ thuật được giao hàng ngang hàng sẽ được chia sẻ trên nhiều chủ đề để bạn có thể khám phá các khái niệm mới hoặc đi sâu vào lĩnh vực chuyên môn cốt lõi của mình.

Tham gia cùng chúng tôi tại sự kiện Bắc Mỹ của chúng tôi, là một môi trường chuyên dụng để trao đổi ý tưởng, thông tin và các phương pháp hay nhất cho phép bạn dẫn đầu trong vai trò của mình và đạt được thành công với khách hàng của bạn.

Bài nói chuyện này sẽ mô tả cách sử dụng Tổng hợp cấp cao (HLS) để phát triển các bộ tăng tốc AI tùy chỉnh, nhắm mục tiêu vào công nghệ ASIC hoặc FPGA. Tìm hiểu cách thực tế bạn có thể triển khai suy luận AI trong các hệ thống biên giới của mình.

Các hệ thống nhúng đòi hỏi sức mạnh tính toán nhiều hơn bộ xử lý có thể cung cấp. Bộ tăng tốc phần cứng cung cấp một giải pháp. Phiên này khám phá HLS, biến C ++ thành RTL cho ASIC/FPGA, với các ví dụ thực tế trong ML và xử lý hình ảnh.

Hội thảo này sẽ đề cập đến Tổng hợp cấp cao và lợi ích của nó trong việc sản xuất bộ tăng tốc phần cứng một cách nhanh chóng và chính xác. Chúng tôi sẽ đề cập đến thiết kế từng bước và xác minh thuật toán Wakeword bằng HLS.

Khám phá kiến trúc & vi kiến trúc SoftMax để cân bằng hiệu suất, diện tích, tài nguyên cho suy luận biên. Khám phá quy trình công việc thiết kế FPGA nhanh nhẹn để bắt kịp với các thuật toán đang phát triển.

Phiên thực hành này sẽ giới thiệu cho bạn về Tổng hợp cấp cao, một công nghệ chuyển đổi hàm C ++ thành triển khai phần cứng. Bạn sẽ tạo một bộ đồng xử lý RISC-V và tích hợp nó vào thiết kế Rocket Core.

Khám phá Tổng hợp cấp cao và lợi ích của nó trong việc sản xuất bộ tăng tốc phần cứng một cách nhanh chóng và chính xác. Chúng tôi sẽ đề cập đến thiết kế từng bước và xác minh thuật toán Wake Word bằng HLS.

Hãy cùng chúng tôi khám phá các khả năng của EDA AI và xem tương lai sẽ ra sao. Chúng ta sẽ thảo luận về tầm nhìn lớn về việc có một nền tảng EDA AI tập trung được xây dựng theo mục đích.

Hội thảo này sẽ đề cập đến Tổng hợp cấp cao và lợi ích của nó trong việc sản xuất bộ tăng tốc phần cứng một cách nhanh chóng và chính xác. Chúng tôi sẽ đề cập đến thiết kế từng bước và xác minh thuật toán Wakeword bằng HLS.

Có được cái nhìn sâu sắc có giá trị về các thách thức và giải pháp triển khai ML trong phần cứng. Hiểu cách HLS và hls4ml hợp lý hóa việc phát triển các bộ tăng tốc phần cứng dựa trên mạng nơ-ron và là nền tảng cho tương lai của ngành.

User2User là cơ hội để bạn học hỏi, phát triển và kết nối với các chuyên gia kỹ thuật đồng nghiệp, những người thiết kế các sản phẩm tiên tiến bằng các công cụ EDA của Siemens.

Tìm hiểu cách sử dụng HLS để chuyển đổi C ++ sang RTL cho ASIC/FPGA, cho phép các bộ tăng tốc tùy chỉnh. Phiên bao gồm các phương pháp hay nhất của HLS và các ví dụ trong thế giới thực trong ML & xử lý hình ảnh cho các hệ thống nhúng.

Khám phá Tổng hợp cấp cao để tạo bộ tăng tốc phần cứng nhanh chóng, chính xác. Chúng tôi sẽ đề cập đến thiết kế và xác minh RTL bằng thuật toán Wakeword và giới thiệu Catapult AI NN, mở rộng HLS sang Python để phát triển AI HW nhanh hơn.

Tham gia với chúng tôi tại DVCon US: tham dự các hội thảo ngắn, bữa trưa, bài báo và các buổi áp phích của chúng tôi. Hãy ghé thăm chúng tôi tại gian hàng 301 để tìm hiểu cách Siemens có thể giúp bạn thiết kế một tương lai thông minh hơn nhanh hơn.

Ghé thăm Siemens EDA để tập trung vào các ứng dụng thực tế của ngôn ngữ, công cụ, phương pháp luận và tiêu chuẩn để thiết kế và xác minh các hệ thống điện tử và mạch tích hợp để cải thiện lưu lượng của riêng bạn.

Ghé thăm Siemens EDA để tập trung vào các ứng dụng thực tế của ngôn ngữ, công cụ, phương pháp luận và tiêu chuẩn để thiết kế và xác minh các hệ thống điện tử và mạch tích hợp để cải thiện lưu lượng của riêng bạn.

Hãy đến xem bài phát biểu chính của Ankur Gupta: AI đang định nghĩa lại thiết kế bán dẫn cho Edge như thế nào
Thứ Ba ngày 10 tháng 9 lúc 11:15 sáng

Ghé thăm Siemens EDA để tập trung vào các ứng dụng thực tế của ngôn ngữ, công cụ, phương pháp luận và tiêu chuẩn để thiết kế và xác minh các hệ thống điện tử và mạch tích hợp để cải thiện lưu lượng của riêng bạn.

Ghé thăm Siemens EDA để tập trung vào các ứng dụng thực tế của ngôn ngữ, công cụ, phương pháp luận và tiêu chuẩn để thiết kế và xác minh các hệ thống điện tử và mạch tích hợp để cải thiện lưu lượng của riêng bạn.

Bài nói chuyện này sẽ chỉ ra cách HLS có thể được sử dụng để nhanh chóng tạo và đánh giá nhiều triển khai RTL cho bộ tăng tốc AI từ một mô tả thuật toán duy nhất.

Ghé thăm các chuyên gia tự động hóa thiết kế điện tử (EDA) của Siemens tại DAC 2024, 23-27 tháng 6 năm 2024, tại San Francisco, California.

Nhu cầu về sức mạnh tính toán trong các hệ thống nhúng tiếp tục tăng lên. Di chuyển các chức năng sang bộ gia tốc HW là rất quan trọng. HLS tự động hóa bằng cách chuyển đổi các hàm C ++ thành mô tả HW cho ASIC hoặc FPGA, nâng cao hiệu quả trong IP và ML.

Tham dự hướng dẫn đầy đủ thông tin, bữa trưa, hội thảo, bài báo và các buổi áp phích của chúng tôi và ghé thăm gian hàng triển lãm của chúng tôi để tìm hiểu cách Siemens có thể giúp bạn thiết kế một tương lai thông minh hơn nhanh hơn.

Chúng tôi sẽ chỉ ra cách HLS có thể được sử dụng để di chuyển các chức năng cụ thể từ ngăn xếp 5G L1 từ SW sang HW. HLS có thể cho phép triển khai 5G thực tế mà nếu không có thể thực hiện được.

Lớp học thực hành này sẽ yêu cầu người tham dự phát triển một bộ tăng tốc suy luận bằng cách sử dụng HLS. Những người tham gia sẽ hiểu được cách tạo ra một bộ tăng tốc suy luận riêng và những lợi ích mà nó có thể mang lại cho một hệ thống nhúng.

Khám phá khả năng hiển thị và thông tin chi tiết vô song về hành vi chức năng phức tạp của AI SoC từ nhóm Tessent Embedded Analytics tại AIHW, đồng thời tìm hiểu về việc khai thác sức mạnh của kiến trúc RISC-V cho các thiết kế dựa trên ASIC và FPGA.

Catapult và PowerPro đã có khá nhiều phiên trong năm nay tại DAC với một phiên từ NVIDIA và một phiên khác từ Telechips. Sử dụng các liên kết theo yêu cầu bên dưới để xem các bài thuyết trình tại gian hàng của chúng tôi.

C.E.A. trình bày một phương pháp làm cầu nối giữa khung DL mã nguồn mở N2D2 và Catapult HLS để giúp giảm quá trình thiết kế của các bộ tăng tốc phần cứng, giúp theo kịp các thuật toán AI mới.

Telechips đã thiết kế IP chính AXI4 đáp ứng các thông số kỹ thuật AXI4 đầy đủ bằng cách sử dụng C ++ HLS, cung cấp quyền truy cập giống như phần mềm vào các khối DMA, đồng thời đạt được thông lượng cao bằng cách sử dụng nhiều tính năng nổi bật và liên tục.

Quản lý sự phức tạp của việc triển khai Bộ mã hóa HEVC (Kvazaar) trên FPGA với Catapult HLS

Tiến sĩ Panu Sjövall sẽ làm sáng tỏ cách họ có thể triển khai bộ mã hóa nội bộ HEVC thời gian thực được nhúng trên HW với Catapult HLS.

Hội thảo trên web này giới thiệu một phương pháp lượng tử hóa đơn giản và mạnh mẽ dựa trên phân tích phạm vi giá trị.

Tổng hợp cấp cao là một chủ đề khá nóng tại U2U ở Bắc Mỹ và Châu Âu. Xem tất cả các phiên U2U 2023 của chúng tôi.

Ở cấp độ IP, một ISP đã được tạo ra trong vòng một năm bằng cách sử dụng Catapult, một nhiệm vụ không thể thực hiện được khi sử dụng RTL truyền thống. Để giảm sự phụ thuộc vào trải nghiệm của nhà thiết kế, chúng tôi đã giới thiệu một công cụ DSE hỗ trợ AI.

Tìm hiểu thêm về hội thảo trên web “Cải tiến kiến trúc cho an toàn chức năng và công suất thấp của bộ gia tốc CNN dòng dữ liệu sử dụng HLS”.

Tìm hiểu cách C ++ và SystemC/Matchlib HLS không chỉ chuyển đổi SystemC sang RTL. Chúng tôi sẽ bao gồm lựa chọn ngôn ngữ, khám phá kiến trúc, ước tính năng lượng và tối ưu hóa tất cả đều hoạt động để cung cấp RTL cạnh tranh nhanh chóng và giá rẻ.

Quy trình thiết kế bao gồm đồng thiết kế HW/SW và HLS cho phép các nhà phát triển di chuyển các chức năng chuyên sâu tính toán từ SW chạy trên bộ xử lý nhúng sang bộ tăng tốc dựa trên HW như một thiết bị ngoại vi dựa trên bus được ghép nối lỏng lẻo.

Tìm hiểu cách bạn có thể sử dụng Tổng hợp cấp cao để chuyển từ Python sang RTL tổng hợp để triển khai bộ tăng tốc AI tùy chỉnh nhanh hơn và dễ dàng hơn bạn nghĩ có thể.

Cornell giới thiệu HiSparse: máy gia tốc trên phép nhân vectơ dày đặc ma trận thưa thớt. Sử dụng cả triển khai và mô phỏng HLS, bộ tăng tốc thưa thớt của họ mang lại tốc độ đầy hứa hẹn với băng thông và hiệu quả năng lượng tăng lên.

FNAL trình diễn rằng mô hình bộ mã hóa tự động NN có thể được triển khai trong ASIC chịu bức xạ để thực hiện nén dữ liệu mất mát. Điều này làm giảm bớt vấn đề truyền dữ liệu trong khi vẫn giữ được thông tin quan trọng của hồ sơ năng lượng máy dò.

Các tiêu chuẩn 5G mở ra thế giới phát triển phần cứng cho bất kỳ ai có thể xây dựng các sản phẩm tốt nhất, tiết kiệm chi phí. Catapult, Questa và Veloce cho phép các giải pháp xác minh và thiết kế tích hợp, đáng tin cậy cho thiết kế hệ thống 5G.

本 ウ ビ ナ ー、特 別 招 待 講 演。

Trong hội thảo trên web này, chúng tôi sẽ chia sẻ mô hình thiết kế phần cứng dựa trên dữ liệu mới này tạo ra phần cứng và phần mềm tốt hơn đáng kể - được tối ưu hóa chặt chẽ cho các ứng dụng cụ thể.

Hướng dẫn này sẽ chứng minh sự chuyển đổi thuật toán HLS trên một thuật toán ví dụ từ triển khai phần mềm đầy đủ sang thực hiện hiệu suất cao, hiệu quả với sự kết hợp của các yếu tố phần cứng và phần mềm.

Tổng quan về HLS là gì và cách nó có thể được sử dụng để tạo các bộ tăng tốc cụ thể cho ứng dụng. Nó sẽ cho thấy làm thế nào các bộ tăng tốc này có thể được tích hợp vào một hệ thống dựa trên bộ xử lý từ góc độ phần cứng và phần mềm.

HLS làm cho việc đồng thiết kế HW/SW thực sự trở nên khả thi bằng cách cho phép phân vùng chính xác

thăm dò và hoán đổi các chức năng giữa máy gia tốc SW và HW để

tối ưu hóa lưu lượng bus, sử dụng bộ nhớ và tải bộ xử lý.

Việc áp dụng HLS cho thiết kế chip được thúc đẩy bởi sự phức tạp của thiết kế và xác minh ngày càng tăng và thời gian đối phó với áp lực thị trường. HLS cho phép các nhà thiết kế đưa chip của họ ra thị trường nhanh hơn bằng cách rút ngắn quy trình thiết kế và xác minh tổng thể.

Bài nói chuyện này sẽ khám phá cách HLS có thể được sử dụng để cung cấp dữ liệu cần thiết để đưa ra các quyết định đánh đổi thiết kế quan trọng và bao gồm cách HLS có thể cho phép xác minh hệ thống trong luồng MBSE và cách HLS có thể giảm thiểu rủi ro chuỗi cung ứng.

Để hiểu luồng Catapult HLS nào phù hợp hơn với nhu cầu của chúng tôi tại JPL-NASA, chúng tôi đã triển khai lõi xử lý hình ảnh Harris Corner Detector trong cả C++ không hẹn giờ và SystemC thời gian. Bài học kinh nghiệm từ mỗi luồng sẽ được trình bày.

Hướng dẫn này sẽ tiếp cận câu hỏi về chất lượng thiết kế từ một góc độ độc đáo.

Hội thảo này sẽ trình bày các mẫu thiết kế chạy ở các mức độ trừu tượng khác nhau, khám phá các mục tiêu xác minh khác nhau có thể đạt được ở mỗi giai đoạn của quy trình thiết kế.

Harvard làm sáng tỏ phương pháp đồng thiết kế và đồng xác minh thuật toán nhanh nhẹn của họ được cung cấp bởi High-Level Synthesis, cho phép họ giảm các nỗ lực thiết kế VLSI front-end theo từng bậc.

Phiên này sẽ chỉ ra cách tạo các loại bộ tăng tốc khác nhau bằng cách sử dụng HLS và cách tích hợp chúng vào các thiết kế bộ xử lý RISC-V. Thuật toán suy luận AI và thuật toán mã hóa sẽ được sử dụng làm ví dụ.

Triển khai một thuật toán trong phần cứng đòi hỏi sự hiểu biết về thuật toán và các phụ thuộc dữ liệu của nó. Chúng tôi sẽ mô tả một cách tự động để có được những hiểu biết này từ mô tả C ++ với đường dẫn tự động đến RTL thông qua HLS.

Triển khai một thuật toán trong phần cứng đòi hỏi sự hiểu biết về thuật toán và các phụ thuộc dữ liệu của nó. Chúng tôi sẽ mô tả một cách tự động để có được những hiểu biết này từ mô tả C ++ với đường dẫn tự động đến RTL thông qua HLS.

Hội thảo trên web này chứng minh cách người ta có thể đạt được xác minh toàn diện nhanh hơn ở mức độ trừu tượng cao hơn nhưng vẫn áp dụng các kỹ thuật xác minh RTL đã biết và đáng tin cậy.

Bài thuyết trình sẽ cung cấp tổng quan kỹ thuật cấp cao về nền tảng Catapult HLS mà bạn có thể sử dụng trong các dự án trong tương lai của mình để tăng tốc quá trình phát triển của mình.

Trong bàn tròn này, chúng ta sẽ thảo luận về một số cách tiếp cận thú vị của codesign HW/SW và những ưu và nhược điểm của các phương pháp đó. Được tổ chức bởi Anoop Saha và Russell Klein từ Siemens và tham gia là Thierry Tambe từ Đại học Harvard.

Bài nói chuyện này sẽ tập trung vào silicon cho các cạnh và các lựa chọn thiết kế giúp triển khai các thuật toán học máy mạnh mẽ trên phần cứng tiết kiệm năng lượng chi phí thấp.

AI đã sẵn sàng trở nên phổ biến trong các hệ thống nhúng. Tìm hiểu làm thế nào việc suy luận có thể được triển khai hiệu quả trong các thiết bị có công suất thấp, hạn chế về mặt tính toán mà không cần phải mang theo dây nối dài thực sự.

Bài phát biểu chính bao gồm các công nghệ hỗ trợ - từ HLS đến thiết kế phần mềm phần cứng, bao gồm quá khứ, hiện tại và tương lai của quy trình thiết kế silicon, sự gián đoạn và các xu hướng công nghệ mới nhất.