Дизайн та перевірка DDRx

HyperLynx виконує інтегрований аналіз цілісності сигналу та часу для інтерфейсів подвійної швидкості передачі даних (DDR), перевіряючи якість сигналу, перекос та вимоги до часу. Автоматизоване вилучення макета, 3D-моделювання EM та вдосконалені методи моделювання підтримують аналіз потужності та програми DDR5.

Ресурси HyperLynx

Аналіз інтерфейсів DDR

Інтерфейси DDR містять кілька груп сигналів, кожна з яких має унікальні вимоги до якості сигналу. Вони також мають відносні часові відносини між групами сигналів, які потрібно задовольнити. Усі сигнали у всіх групах потрібно проаналізувати, щоб переконатися, що конструкція працюватиме за призначенням. На зображенні, зображеному тут, є понад 64 сигнали, включаючи годинник, команду/адресу, дані, стробоскоп даних та статус. Проблема якості сигналу або синхронізації будь-якого окремого сигналу може призвести до непрацездатності всього інтерфейсу.

На щастя, інтерфейси DDR пов'язані зі специфікаціями JEDEC, які документують вимоги до інтерфейсу - але лише для сторони інтерфейсу DRAM. JEDEC не визначає вимоги до сигналу вводу-виводу контролера або часу, тому різні контролери матимуть унікальну поведінку, яку потрібно враховувати під час аналізу. Наприклад, контролери можуть виконувати дескейвінг на основі інтерфейсу, байта, нібла або окремих бітів - або взагалі ні.

Забезпечення роботи інтерфейсу вимагає забезпечення дотримання вимог до якості сигналу та часу для всіх сигналів та міжгрупових відносин, включаючи поведінку, специфічну для контролера. Це вимагає імітації всіх сигналів та даних про форму хвилі після обробки для отримання вимірювань очей та взаємозв'язку часу польоту для використання під час обчислень часу. Виконати цей аналіз для повного інтерфейсу DDR важко, оскільки задіяні десятки сигналів. В ідеалі цей аналіз повинен бути повністю автоматизованим через складність та кількість кроків аналізу.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Автоматизована повноінтерфейсна перевірка після макета

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx повністю автоматизує повноінтерфейсну перевірку DDR після компонування, поєднуючи автоматизоване вилучення топології макета з вдосконаленим моделюванням протоколу DDR, комплексною постобробкою форми хвилі та генерацією звітів.

Перевірка HyperLynx DDR пропонує кілька рівнів точності моделювання макета, що дозволяє увімкнути/вимкнути різні фізичні явища, щоб визначити їх індивідуальний вплив на загальну продуктивність системи. Автоматизовані потоки аналізу повністю інтегровані з HyperLynx Advanced Solvers, забезпечуючи точне моделювання неідеальних шляхів повернення, обмін зворотним струмом та вплив синхронного шуму перемикання (SSN). Найкраще, що моделювання верстки повністю автоматизоване - просто вкажіть сигнали, що цікавлять, критерії розгляду сигналів як агресорів - і HyperLynx робить все інше.

Перевірка HyperLynx DDR після компонування виконує аналіз специфічного протоколу на основі вибраної технології DRAM та характеристик контролера, створюючи детальний звіт HTML, який повідомляє вам, що пройшло, що не вдалося та на скільки.

Аналіз дизайну перед макетом

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Після визначення відповідної стратегії маршрутизації обмеження можуть бути відображені графічно та автоматично введені в макет.

Зі збільшенням швидкості DDR запаси напруги та синхронізації продовжують падати, що робить обов'язковим ретельне дослідження проектного простору за допомогою моделювання перед початком планування. Більшість методологій аналізу DDR зосереджені майже виключно на аналізі перед макетом, де аналізується кілька сигналів, щоб представити, як буде працювати повний інтерфейс.

Під час попереднього аналізу макета критично важливо моделювати дизайн, оскільки він насправді буде побудований замість ідеалістичного представлення, яке неможливо практично викласти чи виготовити. HyperLynx тісно інтегрований із програмним забезпеченням Z-Zero Z-Planner (TM), щоб гарантувати, що характеристики штабелювання та відстеження дизайну представляють фізичну реальність, яку можна реалізувати з конкретним фабричним постачальником.

Аналіз попереднього макета - це інтерактивний процес, коли дизайнери створюють запропоновану топологію макета, проводять аналіз, переглядають результати та повторюють. Важливо, щоб процес аналізу повідомляв про напругу та часові межі конструкції, оскільки вони фактично вимірюватимуться в контексті системи. Аналіз попереднього макета HyperLynx здійснюється за допомогою редактора схем LineSim, який дозволяє дизайнерам досліджувати вплив порядку маршрутизації, завершення, шарів маршрутизації за допомогою геометрії та довжини трасу/геометрії/інтервалу на продуктивність їх конструкції.

Уніфікований аналіз перед макетом та після макета

Аналіз попереднього макета визначає набір вказівок щодо макета, які повинні дозволити системі працювати належним чином, якщо дослідження перед макетом було всебічним і правила макета були повністю дотримані. Перевірка після макета аналізує поведінку дизайну так, як він був фактично викладений, виявляючи випадки, коли вказівки були неправильно дотримані або просто не були достатньо вичерпними.

Обидві форми аналізу важливі. Дослідження перед макетом допомагає оптимізувати зусилля з макета та уникнути надмірної переробки. Перевірка після макета допомагає переконатися, що дизайн готовий до перевірки прототипу та не містить проблем, які спричинять його збій у лабораторії, де налагодження, оновлення та перезавантаження займають багато часу та дорого.

Дослідження перед макетом встановлює очікування щодо того, як буде працювати дизайн та якою буде операційна маржа. Перевірка після макета повинна виконувати той самий аналітичний процес та повідомляти результати так само, як і дослідження перед макетом, тому два набори результатів можна легко порівняти. В ідеалі процес аналізу повинен бути повністю автоматизованим, завдяки складності та кількості кроків у процесі. Це саме те, що робить аналіз DDR HyperLynx - використовуйте той самий автоматизований потік аналізу, який повідомляє про ті самі результати в тому ж форматі, - щоб будь-які проблеми, що виникли під час компонування, могли бути швидко ізольовані та вирішені.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Комплексна звітність результатів моделювання

Software interface with graphs, charts, and data tables displaying financial or analytical information

Аналіз DDR HyperLynx створює вичерпний звіт, який перераховує проаналізовані сигнали та показує, що пройшло, що не вдалося та на скільки.

Результати представлені у гіперпов'язаному HTML-форматі, організованому за вкладками, які включають читання даних, запис даних, адресу/команду, диференціальні сигнали, перекіс DQ/DQS та діаграми очей. Окрема вкладка підсумків згортає загальний звіт у основну таблицю результатів. Кожна вкладка звіту показує необхідні та виміряні значення для параметрів JEDEC та параметрів контролера, а також гіперпосилання, які дозволяють користувачам переглядати деталі вимірювання в інтерактивному переглядачі форм хвилі. Результати фільтруються та сортуються, що дозволяє дизайнерам швидко визначати мінімальні/максимальні значення та ізолювати проблемні зони.

Окремий інтерактивний переглядач діаграм очей представляє основні результати звіту у табличній формі, що дозволяє конструкціям побудувати діаграму очей, вибравши рядок сигналу в таблиці. Таблицю можна фільтрувати та сортувати, подібно до звіту HTML. Можна відобразити відповідну, специфічну для протоколу маску очей, щоб показати напругу сигналу та межі часу.

Розширений аналіз DDR з урахуванням протоколу

Повноінтерфейсний DDR аналіз - це складний процес, специфічний для протоколу та пристрою. Точний аналітичний процес, вимірювання форми хвилі та розрахунок часу відрізняються залежно від використовуваної технології DRAM та контролера. HyperLynx розуміє вимоги до протоколів для технологій DDR-2,3,4,5 і LPDDR-2,3,4,5, включаючи буферну (зареєстровану) пам'ять DDR5. HyperLynx використовує комбінацію моделей синхронізації та параметрів налаштування майстра аналізу для встановлення можливостей контролера та способу налаштування аналізу. Можливості контролера, визначені майстром аналізу, включають синхронізацію адреси 1T/2T, вирівнювання читання та запису, налаштування динамічного завершення, можливості обробки DQ/DQS тощо.

Зі збільшенням швидкості передачі даних взаємодія між сигналами та мережею доставки живлення (PDN) стає все більш важливою і може споживати значну частину доступної операційної маржі конструкції. Моделювання цих ефектів вимагає точної моделі моделювання для комбінованої мережі доставки сигнал/живлення. Аналіз DDR HyperLynx безперешкодно інтегрований з гібридним вирішувачем HyperLynx Advanced Solvers для створення цих моделей моделювання. За допомогою аналізу Power-Aware ефекти неідеальних шляхів повернення сигналу, обміну струмом зворотного шляху та одночасного шуму комутації можуть бути вибірково включені або виключені з аналізу, що дозволяє кількісно визначити величину їх впливу на робочу маржу.

Пам'ять DDR5 являє собою абсолютно нову главу в моделюванні та моделюванні DDR завдяки включенню схеми вирівнювання в приймачі пристроїв. Для цього потрібне нове покоління моделей моделювання DDR5 (IBIS-AMI) та методів моделювання. Крім того, DDR5 вимагає обчислювати поля очей при ймовірностях 1e-16, що неможливо за допомогою звичайних методів моделювання DDR. HyperLynx повністю підтримує моделі моделювання DDR5 IBIS-AMI з найновішими функціями та підтримує кілька методів моделювання для забезпечення різних компромісів між швидкістю та точністю моделювання. HyperLynx також дозволяє використовувати моделі IBIS-AMI з односторонніми аналоговими драйверами, які мають різний імпеданс підйому/падіння та частоту краю - що не є власною частиною самої специфікації IBIS-AMI.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

Розширений аналіз DDR5 HyperLynx підтримує одночасне моделювання асиметрії підйому/падіння та обчислення результатів до 1e-16, відповідаючи найсуворішим вимогам специфікації DDR5.

Дизайн та перевірка DDRx

Аналіз інтерфейсу DDR