Clock Analyzer - це інструмент візуалізації, аналізу та перевірки логіки годинника. Використовується в аналізі годинника перед CTS та перевірці дерева годин після CTS, він допомагає дизайнерам зрозуміти поширення та топологію годинника та об'єднати точки для налагодження проблем із деревом годинників, груп перекосів та будь-яких конфліктів режимів.
Clock Analyzer генерує детальну візуальну діаграму архітектури годинника, логіки годинника, топології годинника та форм хвиль, допомагаючи зрозуміти поширення годинника через SOC та можливість спростити тактову діаграму для легкої читабельності. Дизайнери можуть досліджувати логіку годинника при визначенні годинникових взаємодій, винятків дерева годин, груп перекосів, конфліктів режимів або іншої подібної інформації.
Clock Analyzer допомагає інженерам RTL та впровадження з годинниковим дизайном мінімізувати час налагодження в розумінні топології годинникової мережі. Інженери з впровадження можуть визначити обмеження часу CTS для усунення ітерацій CTS.
Забезпечує можливості для перевірки реалізації CTS у різних областях живлення, проблем балансування, DRC, винятків дерева годин, конфліктів режимів та перевірки будь-якого SDC, пов'язаного з CTS.
Аналізуючи гілки годинникової мережі, Clock Analyzer здатний визначити і оптимізувати перекошене групування незалежних гілок тактової мережі для зменшення площі, потужності, а також перевантаження годинникової мережі.