Конструктор обмежень
Повна генерація та управління багаторежимними обмеженнями синхронізації мікросхем на рівні RTL або Gate. Автоматичне просування обмежень часу з нижнього рівня на верхній рівень. Аналіз та візуалізація поширення годин та даних.
Дизайн закриття
Портфоліо програмного забезпечення Gencellicon
Платформа Gencellicon пропонує комплексне рішення з низьким рівнем шуму для перевірки, генерування та управління обмеженнями SDC, допомагаючи дизайнерам спростити розробку мікросхем. Він також підтримує раннє планування проектування та аналіз техніко-економічного обґрунтування для підвищення готовності до фізичного впровадження.
Терміни закриття та ранній техніко-економічний аналіз
Продукція Gencellicon складається з:
- Комплексна платформа обмежень часу, що пропонує інструменти для створення, управління, модифікації, бюджетування та перевірки обмежень для прискореного закриття часу.
- Методологія зміни ліворуч, яка включає фізичну обізнаність, що дозволяє дизайнерам передбачати оптимальні стратегії розподілу, оцінювати показники площі, потужності та продуктивності, а також розробляти план поверху на ранній стадії.
- Інтелектуальний інструмент аналізу та візуалізації годин, призначений як для аналізу та налагодження годинника перед CTS, так і для перевірки дерева годин після CTS. Він також генерує файли наведення годинникового дерева, включаючи виключення годин та визначення груп перекосів.
Докладніше про продукти
Підвищуйте продуктивність, використовуйте систематичний та правильний підхід до побудови, що призводить до скорочення циклу розробки мікросхем на порядки.
