Проаналізуйте оптимальні сценарії розподілу дизайну на основі мети дизайнера. Аналіз техніко-економічного обґрунтування RTL для усунення фізичних проблем на ранньому етапі. Оцініть PPA в RTL та створіть ранній план поверху. Створюйте застави для всіх подальших інструментів.
Gencellicon Chip Planner — це перший інструмент зі зміщенням ліворуч, який дозволяє дизайнерам отримати глибоке уявлення про доцільність фізичної реалізації свого дизайну на дуже ранніх етапах, не залежаючи від традиційних інструментів реалізації. Дизайнери можуть досліджувати різні сценарії плану поверху на основі визначених показників, з можливістю виконувати аналіз «що якщо», вибираючи найбільш ефективний сценарій для реалізації.
Планувальник чіпів розроблений, щоб забезпечити можливість досліджувати RTL та запропонувати різні варіанти розділення на основі обраних критеріїв. Нові перерозділи RTL матимуть відповідний SDC, створений автоматично.
Chip Planner забезпечує раннє уявлення про фізичну реалізацію дизайну та забезпечує аналіз «що, якщо б» для дизайнерів, щоб зробити найкращий можливий вибір плану поверху, вибравши один із багатьох автоматично сформованих планів поверхів.
перевірка плану поверху Chip Planner дозволяє дизайнерам перевіряти плани поверхів відповідно до вичерпного набору правил фактичного опису дизайну, щоб перевірити наявність невідповідностей між RTL, планом поверху, розміщенням порту та маршрутизацією.