Заходи та вебінари Siemens EDA

Побудуйте міцну основу в моделюванні даних EDM. Дізнайтеся, як бібліотека EDM структурує та визначає дані, з'єднує об'єкти за допомогою зв'язків та об'єднує ці концепції в практичній моделі даних. Попередній досвід не потрібен.

Дізнайтеся, як Siemens EDA та IEEE CEDA DATC прискорюють академічні дослідження EDA за допомогою перших в історії публічних контрольних показників Aprisa P&R на відкритих тестових кейсах та PDK, відтворюваних через GitHub, представлених на ICCAD-2025 для досліджень RTL-to-GDS.

Catapult AI NN забезпечує автоматизований потік, який починається з моделі нейронної мережі Python і генерує апаратний прискорювач RTL, що дозволяє швидко досліджувати дизайн для оптимізації цілей PPA.

Дізнайтеся, як використовувати найкращі практики Xpedition EDM та HyperLynx для покращення управління даними моделювання, спрощення робочих процесів перевірки та створення відстежуваної цифрової нитки між проектуванням друкованої плати та верифікацією.

Проблеми обмеження часу, пов'язані з DFT: Цей потік створює рішення, яке інтегрує Gencellicon з Tessent DFT для створення структурованих обмежень, автоматизованої перевірки та послідовного поширення.

Подивіться, як Tessent MemoryBist інтегрує ECC для збільшення продуктивності виробництва: маскування бітів ECC, запобігання виходу тесту та ремонт за допомогою ECC як автономне рішення або рішення, що поєднується з резервними резервними системами для надійності в системі.

Отримайте детальну інформацію про Questa 2026.1: швидші показники регресії, нові функції видимості налагодження та покращення закриття покриття для вирішення зростаючої складності середовища UVM/SystemVerilog.

На цьому вебінарі ми покажемо, як адаптовані додатки дозволяють розширити стандарт Xpedition на вимогу: аналіз цілісності сигналу до та після компонування (на базі HyperLynx), жорсткий гнучкий дизайн та вдосконалений спільний дизайн ECAD—MCAD.

Дізнайтеся, як стратегії тактових воріт із звітністю на основі модулів визначають можливості каскадної оптимізації глибоко в шляхах вентилятора та вентилятора та максимізують заощаджені ват за інженерну годину, забезпечуючи проектування з низькою енергією.

Дізнайтеся, як мова PSS дозволяє вказати намір перевірки та використовувати Questa One для створення випадкових тестів для вас; і вони можуть бути «реалізовані» для виконання на різних платформах, інструментах та етапах перевірки.

Дослідіть архітектуру та мікроархітектуру SoftMax, щоб збалансувати продуктивність, площу, ресурси для граничних висновків. Відкрийте для себе гнучкі робочі процеси проектування FPGA, щоб йти в ногу з еволюційними алгоритмами.

Дізнайтеся, як Questa One Sim прискорює моделювання за допомогою технології ParallelSIM, вбудованого PSS, вирішувача обмежень VHDL, автоматизованого виключення покриття коду тощо для RTL, моделювання рівня воріт та покриття.

Цей вебінар представить протокол UALink, зосередившись на його архітектурі та ключових функціях, які дозволяють масштабувати системи штучного інтелекту; потім зануримося в основні можливості Siemens Avery UALink Verification IP.

Цей вебінар представить протокол UALink, зосередившись на його архітектурі та ключових функціях, які дозволяють масштабувати системи штучного інтелекту; потім зануримося в основні можливості Siemens Avery UALink Verification IP.

Відкрийте для себе синтез високого рівня та його переваги у швидкому та точному виробництві апаратних прискорювачів. Ми розглянемо покрокове проектування та перевірку алгоритму Wake Word за допомогою HLS.

Силозовані робочі процеси створюють вузькі місця, які уповільнюють цикли проектування та погіршують якість. Цей вебінар представляє новий підхід до середовища синергетичної перевірки за допомогою інтегрованої екосистеми Questa™ Developer/IVE.

Дізнайтеся, як Aprisa AI та система штучного інтелекту Siemens EDA підвищують продуктивність RTL-to-GDS у 10 разів, ефективність обчислювального часу втричі та PPA на 10% за допомогою ML & RL, генеративного та агентного AI для прискореного навчання та автоматизації робочого процесу EDA.

Цей вебінар показує, як Questa One Property Assist перетворює підказки користувачів на оптимізовані підказки LLM, отримує рішення, надані LLM, та представляє найкращі сформовані властивості SVA для користувача.

Цей вебінар представляє Questa One Sim CX, інноваційне рішення для моделювання, кероване покриттям, яке революціонізує перевірку UVM, автоматизуючи висновок про покриття та стимул, змінюючи генерацію на нерозкриті ділянки.

Дізнайтеся, як рішення Questa One DFT Verification у поєднанні з Tessent Silicon Lifecycle Solutions забезпечує еволюцію в користувальницькому досвіді та продуктивності для вирішення цих нових викликів перевірки.

Дізнайтеся, як Questa One Sim FX оптимізує кампанії з помилками за допомогою оптимізації списку помилок та можливостей ранжування тестів, а також безперебійної інтеграції з існуючими середовищами тест-бенчків та комплексних можливостей аналізу несправностей.

Дізнайтеся, як Questa Verification IQ Testplan Author інтегрується з інструментами управління життєвим циклом додатків (Siemens Polarion та Jama), щоб забезпечити спільне рішення для відстеження, яке трансформує ваш робочий процес перевірки

Ця сесія представила трансформаційне рішення підключених платформ з підходами на основі даних та інтеграцією штучного інтелекту для вирішення проблем, з якими стикаються взаємозалежність, обмеження та ефективність робочої сили та забезпечення якості.

На цьому вебінарі ми дослідимо, як функціональна оцінка несправностей покращує покриття дефектів. Дізнайтеся про переваги інтеграції функціонального оцінювання несправностей у процеси DFT, зокрема усунення несправностей, які не можна перевірити за допомогою тестів сканування.

Цей сеанс охоплював Avery Verification IP for Ethernet 1.6T, Infiniband, UALink та UEC; забезпечує всебічне покриття протоколів, масштабованість та розширене налагодження для перевірки складних конструкцій для підключення наступного покоління.

Цей вебінар розгляне критичну роль перевірки апаратної безпеки, описуючи, чому це важливо для захисту сучасних конструкцій FPGA від RTL до бітового потоку FPGA. Рекомендовано: Bitwise від Red Balloon Security

На цьому вебінарі ми дослідимо силу налагодження коду та функціонального покриття, поки моделювання RTL все ще працює, і як інтерактивний аналіз покриття може призвести до значно швидшого проектування та створення тестового стенду.

Цей сеанс покаже, як прискорити аналіз першопричин та зменшити оборот налагодження за допомогою Questa Verification IQ Regression Navigator - нового покоління спільного рішення для перевірки на основі даних на основі браузера.