Nästa generations enheter har alltmer komplexa arkitekturer som ansluter matriser vertikalt (3D IC) eller sida vid sida (2,5D) och fungerar som en enda enhet. Tessent Multi-die-programvara levererar omfattande automatisering för de mycket komplexa konstruktionsuppgifterna för test (DFT) som är förknippade med dessa konstruktioner.
Snabba och förenkla kritiska design-för-test-uppgifter (DFT) dramatiskt för nästa generations integrerade kretsar (ICs) baserade på 2,5D- och 3D-arkitekturer med Tessent Multi-die.
Tessent Multi-die tillhandahåller en omfattande DFT-automatiseringslösning för mycket komplexa uppgifter i samband med 2.5D och 3D IC-design och fungerar sömlöst med Tessent TestKompress, Streaming Scan Network och IJTAG programvara.
Tessent Multi-die integreras sömlöst med andra Tessent-produkter med hjälp av en integrerad Tessent-plattform.
Snabbare och enklare DFT gör det möjligt för IC-designteam att snabbt generera kompatibel hårdvara. DFT-teknik som håller jämna steg med flerdimensionella konstruktioner möjliggör snabbare testimplementering och optimerade tillverkningstestkostnader.
Se när Vidya Neerkundar, Tessents produktchef, förklarar hur Tessent Multi-die möjliggör helautomatisk implementering av DFT för konstruktioner som skalas i sidled (2.5D-enheter), staplas ovanpå varandra (3D) eller kombinerar båda konfigurationerna och hur arkitekturen för varje form kan förbli oberoende oavsett vilken logik som behöver testas inom eller över matriserna.
Utforska och leverera produktdifferentiering snabbare med hjälp av heterogen 3D-integration av nod- och prestandaoptimerade chipletter med Siemens EDAs marknadsledande 3D IC-teknologilösning.
Står du inför tillverkningsbegränsningar med avseende på formstorlekar? Dessa avancerade konstruktioner driver redan nuvarande design-för-testlösningar till det yttersta. I det här dokumentet beskriver vi en väg till skalbara DFT-lösningar till den tredje dimensionen för att leverera ett prisvärt och omfattande svar på denna fråga.
DFT för chipletter måste vara allmänt syfte för att testas fristående och lätt att testa efter montering i 2.5D/3D-enheter. Lär dig hur du använder Tessent Multi-die och fortfarande följer standarder som IEEE 1149.1, IEEE 1500 och IEEE 1838.
AI-chips har aggressiva tid-till-marknadsmål. Designers kan spara betydande tid från DFT och kiselupptagning med hjälp av de tekniker som beskrivs i detta dokument.
.png?auto=format%2Ccompress&w=640&h=360&fit=crop&crop=faces%2Cedges&q=60)
Lär dig hur intressenter för design för test (DFT) kan använda Tessent Multi-die-programvara för automatisering av mycket komplexa DFT-uppgifter i samband med 2.5D- och 3D-design
Programvaran Tessent Multi-die från Siemens EDA möjliggör automatisering av 3D-kretsar. Ladda ner det här faktabladet för att lära dig mer om Tessent Multi-die-programvara
Intels huvudingenjör Dave Dehnert talar om att använda Tessent Streaming Scan Network på en stor SoC.
Janusz Rajski, Vice President of Engineering i Tessent-gruppen presenterar en keynote vid European Test Symposium 2023 om rollen för kisellivscykelhantering i design för test (DFT).
