Analysera optimala partitioneringsscenarier för designen baserat på designerns mål. Genomförbarhetsanalys av RTL för att eliminera fysiska problem tidigt. Uppskatta PPA på RTL och generera en tidig planlösning. Generera säkerheter för alla nedströmsverktyg.
Gencellicon Chip Planner är det första skiftvänsterverktyget som gör det möjligt för designers att få djup insikt i den fysiska implementeringsgenomförbarheten av deras design i mycket tidiga skeden utan att vara beroende av traditionella implementeringsverktyg. Designers kan utforska olika planritningsscenarier baserat på identifierade mätvärden, med förmågan att utföra vad-if-analys och välja det mest effektiva scenariot för implementering.
Chipplaneraren är utformad för att ge möjlighet att utforska RTL och föreslå olika partitioneringsalternativ baserat på de valda kriterierna. Nya RTL-ompartitioner kommer att ha motsvarande SDC genererat automatiskt.
Chip Planner ger tidig insikt i fysisk implementering av design och tillhandahåller vad-om-analys för designers för att göra bästa möjliga planritningsval genom att välja en av många automatiskt genererade planritningar.
Chip Planners unika planritningsverifiering gör det möjligt för designers att validera planritningar mot den faktiska designbeskrivningens uttömmande uppsättning regler för att kontrollera om det finns inkonsekvenser mellan RTL, planlösning, hamnplacering och routing.