När designers flyttar beskrivningar på hög nivå till RTL, eller gör effektoptimeringar till RTL, måste de veta om resultatet är funktionellt likvärdigt med originalet. SLEC-motorerna levererar lösningar för manuell, högnivåsyntes (katapult-genererad) och effektoptimerad RTL-ekvivalenskontroll.
Tillsammans med en rad bästa motorer i klassen möjliggör denna kraftfulla verifieringsmetod feljakt, begränsad kontroll och fullsäkra strategier. SLEC är utformad för att komplettera typisk simuleringsbaserad verifiering, och den är integrerad med felsökningsverktyg som Siemens EDA Visualizer för att förstå förfalskningar.
För de tuffaste manuella formella verifieringsutmaningarna som involverar komplexa implementeringar i handkodad RTL. SLEC-systemet levererar funktioner som möjliggör formella bevis på designblock lika utmanande som dubbel precision flytande punktmultiplikation, mult-add och andra problem som helt enkelt inte kan simuleras uttömmande i RTL.
Catapult High-Level Synthesis (HLS) on-demand-utbildningsbibliotek innehåller en uppsättning inlärningsvägar med moduler för att introducera ingenjörer till HLS och verifiering på hög nivå.
En grupp för att diskutera de finare punkterna i design och verifiering med hjälp av Siemens EDA HLS- och HLV-verktyg. Gå med i diskussionen om nya ämnen, funktioner, innehåll och tekniska experter.
En fri och öppen uppsättning bibliotek implementerade i standard C ++ för bit-exakt hårdvaru- och mjukvarudesign. Det är en öppen gemenskap för utbyte av kunskap och IP för HLS som kan användas för att påskynda både forskning och design.
Blogg som täcker nästa generations högnivåsyntes (HLS) design- och verifieringsmetoder och tekniker.
Få tillgång till detaljerad dokumentation, releaser, resurser och mer.
Hjälper dig att uppnå maximal affärseffekt genom att hantera komplexa teknik- och företagsutmaningar med en unik blandning av utvecklings- och designerfarenhet och metodexpertis.