Siemens EDA evenemang och webbseminarier

Se hur Tessent MemoryBist integrerar ECC för produktionseffektivinster: ECC-bitmaskering, förebyggande av testflykt och ECC-assisterad reparation som en fristående eller redundansparad lösning för tillförlitlighet i systemet.

Få detaljer om Questa 2026.1: snabbare regressionsprestanda, nya funktioner för felsökningssynlighet och förbättringar av täckningsstängning för att hantera växande UVM/SystemVerilog-miljökomplexitet.

I det här webbseminariet visar vi hur anpassningsbara tillägg låter dig utöka Xpedition Standard on demand: analys av signalintegritet före och efter layout (powered by HyperLynx), rigid-flex design och avancerad ECAD-MCAD-samdesign.

Lär dig hur klockportstrategier med modulbaserad rapportering identifierar kaskadoptimeringsmöjligheter djupt inom flan-in- och fläktvägar och maximerar sparade watt per tekniktimme, vilket möjliggör design med låg effekt.

Lär dig hur PSS-språket låter dig ange verifieringsintention och använda Questa One för att skapa slumpmässiga tester åt dig; och dessa kan ”realiseras” för att köras över olika plattformar, verktyg, och verifieringssteg.

Utforska SoftMax-arkitektur och mikroarkitektur för att balansera prestanda, område, resurser för edge inferens. Upptäck smidiga FPGA-designarbetsflöden för att hålla jämna steg med utvecklande algoritmer.

Upptäck hur Questa One Sim accelererar simulering med ParallelSIM-teknik, inbyggd PSS, VHDL-begränsningslösare, automatiserade uteslutningar av kodtäckning och mer för RTL, simuleringar på gate-nivå, och täckning.

Detta webbseminarium kommer att introducera UaLink-protokollet, med fokus på dess arkitektur och nyckelfunktioner som möjliggör skalbara AI-system; dyk sedan in i de väsentliga funktionerna i Siemens Avery UaLink Verification IP.

Detta webbseminarium kommer att introducera UaLink-protokollet, med fokus på dess arkitektur och nyckelfunktioner som möjliggör skalbara AI-system; dyk sedan in i de väsentliga funktionerna i Siemens Avery UaLink Verification IP.

Upptäck High-Level Synthesis och dess fördelar med att snabbt och exakt producera hårdvaruacceleratorer. Vi kommer att täcka steg-för-steg-design och verifiering av Wake Word-algoritmen med HLS.

Enskilda arbetsflöden skapar flaskhalsar som bromsar designcykler och äventyrar kvaliteten. Detta webbseminarium introducerar ett nytt tillvägagångssätt för synergistiska verifieringsmiljöer med hjälp av Questa™ Developer/IVEs integrerade ekosystem.

Upptäck hur Aprisa AI och Siemens EDA AI-system ökar RTL-till-GDS-produktiviteten med 10 gånger, beräkningstidseffektiviteten med 3x och PPA med 10%, med ML & RL, generativ och agentic AI för snabbare inlärning och EDA-arbetsflödesautomatisering.

Detta webbseminarium visar hur Questa One Property Assist förvandlar användaruppmaningar till optimerade LLM-uppmaningar, hämtar LLM-tillhandahållna lösningar, och presenterar de bäst genererade SVA-egenskaperna för användaren.

Detta webbseminarium introducerar Questa One Sim CX, en innovativ täckningsdriven simuleringslösning som revolutionerar UVM-verifiering genom att automatisera slutsatsen av täckning och stimulans, vilket förspänner generering till avslöjade områden.

Lär dig hur Questa One DFT-verifieringslösningen, i kombination med Tessent Silicon Lifecycle Solutions, levererar en utveckling i användarupplevelse och prestanda för att hantera dessa nya verifieringsutmaningar.

Lär dig hur Questa One Sim FX optimerar felkampanjer med fellistoptimering och testrankningsfunktioner, och sömlös integration med befintliga testbänkmiljöer, och omfattande felanalysfunktioner.

Upptäck hur Questa Verification IQ Testplan Author integreras med applikationslivscykelhanteringsverktygen (Siemens Polarion och Jama) för att leverera en kollaborativ spårbarhetslösning som förändrar ditt verifieringsarbetsflöde

Denna session introducerade en transformativ lösning av anslutna plattformar med datadrivna tillvägagångssätt och AI-integration för att hantera utmaningar som står inför ömsesidiga beroenden, arbetskraftsbegränsningar och effektivitet och kvalitetssäkring.

I det här webbseminariet kommer vi att undersöka hur funktionell felklassificering förbättrar defekttäckningen. Lär dig fördelarna med att integrera funktionell felklassificering i DFT-processer, specifikt adressera fel som inte kan testas med skanningstester.

Den här sessionen omfattade Avery Verification IP for Ethernet 1.6T, Infiniband, UALink och UEC; ger omfattande protokolltäckning, skalbarhet och avancerad felsökning för att verifiera komplexa konstruktioner för nästa generations anslutning.

Detta webbseminarium kommer att fördjupa den kritiska rollen för hårdvarusäkerhetsverifiering och beskriva varför det är viktigt för att skydda moderna FPGA-konstruktioner från RTL till FPGA-bitströmmen. Utvalda: Bitwise av Red Balloon Security

I det här webinaret kommer vi att utforska kraften i felsökningskod och funktionell täckning medan RTL-simuleringen fortfarande körs, och hur interaktiv täckningsanalys kan leda till betydligt snabbare design och testbänk.

Den här sessionen visar hur man påskyndar grundorsaksanalys och minskar felsökningsvändningen med Questa Verification IQ Regression Navigator - en nästa generations datadriven verifieringslösning som samarbetar med webbläsaren.

Denna session kommer att fördjupa de avancerade funktionerna i Averys PCIe Gen 7 Verification IP, inklusive dynamisk skapande av testbänkar, sofistikerad trafikgenerering, felinjektion och kontroller av protokollöverensstämmelse

Detta webbseminarium kommer att fokusera på att använda SafetyScope under hela säkerhetsdesigncykeln: arkitektonisk fas, RTL-fas och postsyntesfas. Demos: FIT- och ISO 26262-mätvärden, tänk om analys för att nå ASIL B, optimerade fellistor.

Felsökning av testbänkar kan vara en utmaning, så detta webbseminarium kommer att visa funktioner för att förenkla och påskynda processen, såsom grundläggande linjesteg, dynamisk variabelövervakning, begränsningsfelsökning och UVM-topologivisualisering

Detta webbseminarium kommer att utrusta dig med omfattande säkerhets- och säkerhetsöverensstämmelsemetoder för att hantera nuvarande och nya krav för FPGA-konstruktioner med hjälp av FPGA-ekvivalenskontroll från RTL till Bitstream.

Den här sessionen kommer att utforska de kraftfulla Smart Regression-funktionerna i Siemens EDAs Questa Verification IQ Regression Navigator - en nästa generations, webbläsarbaserad, AI/ML-datadriven verifieringslösning för samarbete.

Detta webbseminarium visar begränsningarna för befintlig FPU C ++ referensmodellverifiering jämfört med ett alternativt flöde med formell egenskapskontroll för att effektivt verifiera FPU-konstruktioner; säkerställa deras noggrannhet och tillförlitlighet.