DDRKs dizajn i verifikacija

HyperLynx vrši integrisanu analizu integriteta signala i vremenskog vremena za interfejse sa dvostrukom brzinom prenosa podataka (DDR), proveravajući zahteve kvaliteta signala, iskrivljenosti i vremena. Automatizovano vađenje izgleda, 3D EM modeliranje i napredne tehnike simulacije podržavaju analizu svesnu snagu i DDR5 aplikacije.

HyperLynx resursi

Analiza DDR interfejsa

DDR interfejsi sadrže više grupa signala, od kojih svaka ima jedinstvene zahteve za kvalitet signala. Takođe imaju relativne vremenske odnose između signalnih grupa koje treba zadovoljiti. Svi signali u svim grupama moraju biti analizirani kako bi se osiguralo da će dizajn raditi kako je predviđeno. Na slici prikazanoj ovde postoji preko 64 signala, uključujući sat, komandu/adresu, podatke, stroboskop podataka i status. Problem sa kvalitetom signala ili vremenom sa bilo kojim pojedinačnim signalom ima potencijal da ceo interfejs učini neoperativnim.

Srećom, DDR interfejsi su povezani sa JEDEC specifikacijama koje dokumentuju zahteve interfejsa - ali samo za DRAM stranu interfejsa. JEDEC ne određuje I/O signal kontrolera ili vremenske zahteve, tako da će različiti kontroleri imati jedinstvena ponašanja koja se moraju uzeti u obzir tokom analize. Na primer, kontroleri mogu izvršiti deskewing na osnovu interfejsa, bajta, grickanja ili pojedinačnog bita - ili uopšte ne.

Osiguravanje da će interfejs funkcionisati zahteva da se osigura da su ispunjeni zahtevi za kvalitet signala i vreme za sve signale i međugrupne odnose, uključujući ponašanja specifična za kontrolera. Ovo zahteva simulaciju svih signala i podataka talasnog oblika naknadne obrade kako bi se izvukla merenja oka i međusobno povezala vremena leta za upotrebu tokom proračuna vremena. Izvođenje ove analize za kompletan DDR interfejs je teško, jer su uključene desetine signala. U idealnom slučaju, ova analiza treba da bude potpuno automatizovana, zbog složenosti i broja uključenih koraka analize.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Automatizovana verifikacija nakon rasporeda u punom interfejsu

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx u potpunosti automatizuje verifikaciju DDR post-rasporeda u punom interfejsu kombinovanjem automatizovane ekstrakcije topologije izgleda sa naprednom simulacijom svesnom DDR protokola, sveobuhvatnom naknadnom obradom talasnog oblika i generisanjem izveštaja.

HyperLynx DDR verifikacija nudi više nivoa tačnosti modeliranja izgleda, omogućavajući vam da uključite/isključite različite fizičke pojave kako biste utvrdili njihove individualne efekte na ukupne performanse sistema. Automatski tokovi analize u potpunosti su integrisani sa HyperLynx Advanced Solvers, pružajući tačno modeliranje neidealnih povratnih puteva, deljenje povratne struje i uticaje istovremenog prebacivanja buke (SSN). Najbolje od svega, modeliranje izgleda je potpuno automatizovano - samo navedite signale od interesa, kriterijume za razmatranje signala kao agresora - a HiperLink radi ostalo.

HyperLynx DDR verifikacija nakon rasporeda vrši analizu specifičnu za protokol zasnovanu na odabranoj DRAM tehnologiji i karakteristikama kontrolera, stvarajući detaljan HTML izveštaj koji vam govori šta je prošlo, šta nije uspelo i za koliko.

Analiza dizajna pre rasporeda

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Jednom kada je definisana odgovarajuća strategija rutiranja, ograničenja se mogu grafički uhvatiti i automatski dovesti u raspored.

Kako se brzine DDR povećavaju, naponske i vremenske marže nastavljaju da opadaju, zbog čega je neophodno temeljno istražiti prostor dizajna simulacijom pre nego što raspored počne. Većina metodologija DDR analize fokusira se gotovo isključivo na analizu pre rasporeda, gde se analizira pregršt signala kako bi se predstavilo kako će ceo interfejs funkcionisati.

Tokom analize pre rasporeda, kritično je važno modelirati dizajn jer će on zapravo biti izgrađen umesto idealističkog prikaza koji se ne može praktično postaviti ili proizvesti. HyperLynx je čvrsto integrisan sa Z-Zero softverom Z-Planner (TM) kako bi se osiguralo da karakteristike slaganja dizajna i traga predstavljaju fizičku stvarnost koja se može realizovati kod određenog dobavljača fabrika.

Analiza pre rasporeda je interaktivni proces, gde dizajneri kreiraju predloženu topologiju izgleda, pokreću analizu, pregledaju rezultate i ponavljaju. Važno je da proces analize izveštava o naponu i vremenskim marginama dizajna jer će se oni zapravo meriti u kontekstu sistema. Analiza unapred rasporeda HyperLynx vođena je iz šematskog uređivača LineSim, koji omogućava dizajnerima da istraže efekte redosleda rutiranja, završetka, slojeva rutiranja, putem geometrije i dužine/geometrije/razmaka tragova na performanse svog dizajna.

Objedinjena analiza pred-rasporeda i post-rasporeda

Analiza pre rasporeda definiše skup smernica za raspored koje bi trebalo da omoguće sistemu da radi ispravno, ako je istraživanje pre rasporeda bilo sveobuhvatno i pravila rasporeda su u potpunosti poštovana. Verifikacija nakon rasporeda analizira ponašanje dizajna onako kako je zapravo postavljen, hvatajući slučajeve u kojima se smernice nisu pravilno poštovale ili jednostavno nisu bile dovoljno sveobuhvatne.

Oba oblika analize su važna. Istraživanje pre rasporeda pomaže u optimizaciji napora rasporeda i izbegavanju prekomerne prerade. Verifikacija nakon rasporeda pomaže da se osigura da je dizajn spreman za verifikaciju prototipa i ne sadrži probleme zbog kojih će propasti u laboratoriji, gde otklanjanje grešaka, ažuriranje i ponovna obrada dugotrajni i skupi.

Istraživanje pre rasporeda uspostavlja očekivanja o tome kako će dizajn funkcionisati i kakve će biti operativne marže. Verifikacija nakon rasporeda treba da izvrši isti analitički proces i izveštava o rezultatima na isti način kao i istraživanje pre rasporeda, tako da se dva skupa rezultata mogu lako uporediti. U idealnom slučaju, proces analize treba da bude potpuno automatizovan, zbog složenosti i broja koraka u procesu. Upravo to radi HyperLynx DDR analiza - koristite isti tok automatizovane analize koji izveštava o istim rezultatima u istom formatu - tako da se svi problemi koji su nastali tokom rasporeda mogu brzo izolovati i rešiti.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Sveobuhvatno izveštavanje rezultata simulacije

Software interface with graphs, charts, and data tables displaying financial or analytical information

HyperLynx DDR analiza daje sveobuhvatan izveštaj koji navodi analizirane signale i pokazuje šta je prošlo, šta nije uspelo i koliko.

Rezultati su predstavljeni u hiperpovezanom HTML formatu organizovanom po karticama, koji uključuju čitanje podataka, pisanje podataka, adresu/naredbu, diferencijalne signale, DK/DKS iskrivljenost i dijagram oka. Posebna kartica sa sažetkom uvlači ukupan izveštaj u tabelu glavnih rezultata. Svaka kartica izveštaja prikazuje potrebne i izmerene vrednosti za JEDEC parametre i parametre specifične za kontroler, zajedno sa hipervezama koje omogućavaju korisnicima da pregledaju detalje merenja u interaktivnom pregledaču talasnih oblika. Rezultati se mogu filtrirati i sortirati, omogućavajući dizajnerima da brzo odrede minimalne/maksimalne vrednosti i izoluju problematična područja.

Poseban, interaktivni pregledač dijagrama očiju predstavlja glavne rezultate iz izveštaja u tabelarnom obliku, omogućavajući dizajnima da iscrtaju dijagram oka odabirom signalnog reda u tabeli. Tabela se može filtrirati i sortirati, slično HTML izveštaju. Može se prikazati odgovarajuća maska za oči specifična za protokol kako bi se prikazali napon i vremenske marže signala.

Napredna DDR analiza svesna protokola

DDR analiza punog interfejsa je složen proces specifičan za protokol i uređaj. Tačan analitički proces, merenja talasnog oblika i izračunavanje vremena razlikuju se u zavisnosti od DRAM tehnologije i kontrolera koji se koristi. HyperLynx razume zahteve protokola za DDR-2,3,4,5 i LPDDR-2,3,4,5 tehnologije, uključujući puferirane (registrovane) DDR5 memorije. HyperLynx koristi kombinaciju vremenskih modela i opcija za podešavanje čarobnjaka za analizu da bi uspostavio mogućnosti kontrolera i način konfigurisanja analize. Mogućnosti Controller specificirane kroz čarobnjak za analizu uključuju vreme 1T/2T adrese, nivelisanje čitanja i pisanja, dinamičko podešavanje završetka, mogućnosti otkrivanja DK/DKS i još mnogo toga.

Kako se brzine prenosa podataka povećavaju, interakcije između signala i mreže za isporuku napajanja (PDN) postaju važnije i mogu potrošiti značajan deo raspoložive radne marže dizajna. Modeliranje ovih efekata zahteva tačan simulacioni model za kombinovanu mrežu za isporuku signala/napajanja. HyperLynx DDR analiza je besprekorno integrisana sa HiperLink Advanced Solvers hibridnim rešačem za generisanje ovih simulacionih modela. Sa analizom Pover-Aware, efekti neidealnih povratnih puteva signala, deljenja struje povratne putanje i istovremenog šuma prebacivanja mogu se selektivno uključiti ili isključiti iz analize, omogućavajući kvantifikaciju veličine njihovog uticaja na radne marže.

DDR5 memorija predstavlja potpuno novo poglavlje u DDR modeliranju i simulaciji, zbog uključivanja kola za izjednačavanje u prijemnike uređaja. Ovo zahteva novu generaciju DDR5 (IBIS-AMI) simulacionih modela i simulacionih tehnika. Pored toga, DDR5 nalaže izračunavanje margina očiju pri verovatnoćama 1e-16, što nije moguće sa konvencionalnim tehnikama simulacije DDR -a. HyperLynx u potpunosti podržava DDR5 IBIS-AMI simulacione modele sa najnovijim karakteristikama i podržava više metoda simulacije kako bi se obezbedili različiti kompromisi između brzine simulacije i tačnosti. HyperLynx takođe omogućava upotrebu IBIS-AMI modela sa analognim drajverima sa jednim krajem koji imaju različite impedanse porasta/pada i brzine ivica - nešto što nije izvorno deo same specifikacije IBIS-AMI.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

HiperLink-ova DDR5 napredna analiza podržava istovremeno modeliranje asimetrije uspona i pada i izračunavanje rezultata do 1e-16, ispunjavajući najstrože zahteve DDR5 specifikacija.

DDRKs dizajn i verifikacija