ReqTracer

Na ovom vebinaru naučićete kako da primenite istovremene tvrdnje koristeći SistemVerilog Assertions (SVA) i steći dublje razumevanje kako one mogu dopuniti vaše postojeće metodologije verifikacije.

Harri Foster ističe ključne nalaze studije funkcionalne verifikacije Vilson istraživačke grupe 2022. godine i pruža svoju interpretaciju i analizu koja stoji iza današnjih novih trendova u dizajnu i verifikaciji ASIC i FPGA.

Na ovom vebinaru naučićete kako omogućavaju UVM Framevork i Questa Verification IP

kreiranje testbenka za jedan dan kako bi se tim mogao fokusirati na kreiranje testova i zatvaranje pokrivenosti.

Na ovom vebinaru ćemo ispitati načine za stvaranje moćnih testnih stolova za višekratnu upotrebu skrivanjem signala i pružanjem vašim piscima testova proksi koji im omogućava da odmah počnu pisati testove.

Na ovom vebinaru naučićete kako da kreirate testbench transakcije i klase komponenti koje se lako otklanjaju i ponovo koriste. Dodatna pravila su prikazana za sistemVerilog kod za sprečavanje uobičajenih grešaka.

Na ovom vebinaru saznaćete da SistemVerilog ima mnogo dinamičkih podataka i tipova nizova. Pokazaće vam se koje ćete izabrati za tabele rezultata, retke memorije, hash nizove, testne stolove i još mnogo toga.

Na ovom vebinaru naučite kako možete modelirati hardverske registre do nivoa bita ili izgraditi složene tipove podataka koji sadrže mešavinu različitih elemenata kao što su logika sa 4 stanja, celi brojevi sa 2 stanja, realni brojevi i nabrojani tipovi.

Na ovom vebinaru naučićete kako da kreirate klase za UVM transakcije, poznate i kao stavke sekvence. Takođe će vam biti prikazano gde su kreirani i korišćeni u testbenchu i sa kojom klasom treba da počnete.

Na ovom vebinaru naučićete da kreirate klase za UVM sekvence, koje sadrže jednu ili više transakcija, kako testna klasa započinje sekvencu i kako transakcije teku do i iz sekvence u ostatak testbenka.

Na ovom vebinaru naučićete dva najčešća pitanja kada rezultati rešavanja ograničenja ne odgovaraju vašoj nameri: kako se primenjuju pravila evaluacije izraza Verilog i uticaj verovatnoće na izbor vrednosti rešenja.

Na ovom vebinaru naučićete promene u UVM 1800.2 iz UVM 1.2 i 1.1d tako da možete biti spremni da prihvatite novi standard. Pokrivaćemo ključne dodatke u UVM 1800.2 i ono što se nalazi u novoj UVM kuvarskoj knjizi.