Sinteza i verifikacija na visokom nivou

Siemensova platforma za sintezu na visokom nivou (HLS) i verifikaciju (HLV) poboljšava vaš ASIC i FPGA dizajn i tok verifikacije u poređenju sa tradicionalnim RTL-om. Korišćenje C ++ ili SistemC Catapult pruža vodeći kvalitet rezultata za performanse, snagu i površinu, pored jedinstvenih HLV rešenja.

HLS i HLV predstojeći događaji Biblioteka resursa HLS i HLV

TRENDOVI I TEHNOLOGIJE

RTL dizajn i verifikacija su prespori i skupi

Produktivnost RTL-a, posebno za nove i složene blokove sa dodatnom vrednošću, zastala je. Izazovi dizajna i verifikacije stvaranja novih i novih arhitektura koje pružaju prednosti u silicijumu za bežičnu, 5G, AI/ML, automobilsku industriju ili obradu videa/slika ne olakšavaju život dizajnerskim timovima.

Istraživanje arhitekture

Da li će vaš hardver biti ograničen na performanse sistema? Da li ste izabrali pravu osnovnu arhitekturu memorije? Ili ste saznali samo tokom integracije sistema? Sinteza na visokom nivou ubrzava istraživanje vašeg dizajna prostora.

Katapultirajte svoj dizajn

Optimalne performanse snage i površina

Teško je pružiti optimalnu ravnotežu performansi, snage i površine za vaše potrebe dizajna. Premalo performansi, previše snage ili previše prostora i možda ćete propustiti ciklus proizvoda. Iskoristite HLS za bolji i brži dizajn.

Optimizirajte svoj PPA

Da li još uvek otklanjate greške u RTL-u?

Otkrivanje grešaka kasno u RTL-u znači propuštene mogućnosti, manje konkurentni silicijum, kašnjenja za uklanjanje traka i ECO glavobolje. Dizajn i verifikacija Catapult HLS pruža prave RTL dizajne za prvi put, sa smanjenim troškovima servera i alata.

Pronađite greške brže pomoću HLS-a

Katapultna High-Level Synthesis Solutions

Rešenja za sintezu na visokom nivou Catapult pružaju podršku za jezik C ++ i SistemC, FPGA i ASIC nezavisnost, procenu i optimizaciju snage ASIC plus najnovije u fizički svesnom multi-VT području i optimizaciju performansi za podizanje vašeg dizajna.

C++/SystemC Synthesis

Sveobuhvatan HLS protok koji uzima C ++ ili SistemC kao ulaz dizajna i optimalno cilja ASIC, eFPGA ili FPGA implementacije podešene za frekvenciju i ciljnu tehnologiju.

Solutions male snage

Kada je u pitanju istraživanje svemira u ranom dizajnu, procena snage i optimizacija za ASIC RTL male snage, Catapult generiše visoko efikasan RTL koji je optimizovan našom PowerPro tehnologijom ispod haube.

Vektorska grafika katapulta sa označenim delovima kao što su „Ruka“, „Protuteža“ i „Trigger“.

AI Solutions

Catapult AI poboljšava HLS za ubrzano istraživanje dizajna, analizu kvantizacije i predviđanje performansi, snage i područja.

Katapultna High-Level Verification Solutions

Ubrzajte protok verifikacije na visokom nivou (HLV) poznatim i pouzdanim metodama koristeći Catapult HLV platformu. Smanjite svoje ukupno vreme obrade i troškove verifikacije SoC-a do 80% koristeći proveru dizajna na visokom nivou, pokrivenost koda/funkcionalnosti i statičke i formalne metode.

Catapult Coverage

Pokrivenost koda svesna HLS-a, uključujući podršku za izjavu, granu, stanje, izraz (FEC) i pokrivenost pristupa nizu plus funkcionalna pokrivenost inspirisana SistemVerilog-om sa podrškom za pokrivne grupe, pokrivne tačke, kante i ukrštanje.

Catapult Formal Verification Tools

Formalno pronađite greške, nejasnoće i probleme sa dizajnom problema ili greške ograničavanja korisnika na početku HLS procesa. Čak i sa razlikama u vremenu i interfejsima, Catapult Formal omogućava verifikaciju i tok zatvaranja pokrivenosti.

SLEC System

Proverite ispravnost RTL-a u odnosu na vaše modele visokog nivoa koristeći SLEC. Omogućavanje dokaza da su specifikacija i implementacija identični uprkos razlikama u jeziku, vremenu ili apstrakciji.

Verifikacija na visokom nivou

Questa HL-SystemC

Verifikacija dizajna na visokom nivou sa proširenjem Kuesta HL-SIC pomaže u otklanjanju problema pre sinteze započinjanjem verifikacije ranije u toku.