High-Level Verification Solutions

Pružajući vodeće proizvode i metodologiju za dizajn na visokom nivou, Siemens isporučuje rešenja u više tačaka procesa dizajna. Provera dizajna, pokrivenost koda i funkcionalnosti i formalna verifikacija za proveru ekvivalencije C ++ i SistemC.

HLS i HLV predstojeći događaji Biblioteka resursa HLS i HLV

Katapult High-Level Verification Solutions

Ubrzajte protok verifikacije na visokom nivou (HLV) poznatim i pouzdanim metodama koristeći Catapult HLV platformu. Smanjite svoje ukupno vreme obrade i troškove verifikacije SoC-a do 80% koristeći proveru dizajna na visokom nivou, pokrivenost koda/funkcionalnosti i statičke i formalne metode.

Catapult Coverage

Pokri@@

venost koda svesna HLS-a, uključujući podršku za izjavu, granu, stanje, izraz (FEC) i pokrivenost pristupa nizu plus funkcionalna pokrivenost inspirisana SistemVerilog-om sa podrškom za pokrivne grupe, pokrivne tačke, kante i ukrštanje.

Catapult Formal Verification Tools

Formalno pronađite greške, nejasnoće i probleme sa dizajnom problema ili greške ograničavanja korisnika na početku HLS procesa. Čak i sa razlikama u vremenu i interfejsima, Catapult Formal omogućava verifikaciju i tok zatvaranja pokrivenosti.

SLEC System

Proverite ispravnost RTL-a u odnosu na vaše modele visokog nivoa koristeći SLEC. Omogućavanje dokaza da su specifikacija i implementacija identični uprkos razlikama u jeziku, vremenu ili apstrakciji.

Verifikacija na visokom nivou

Questa HL-SystemC

Verifikacija dizajna na visokom nivou sa proširenjem Kuesta HL-SIC pomaže u otklanjanju problema pre sinteze započinjanjem verifikacije ranije u toku.