Katapultni događaji sinteze i verifikacije na visokom nivou

Izgradite energetski najefikasniji akcelerator za zaključivanje za rubne uređaje, gde pobeda ide timu koji postiže najnižu energiju po zaključku. Moraćete da ispunite stroge zahteve za tačnost i područje da biste pobedili.

Pridružite se ovom vebinaru i HLS Letnjem hakatonu da biste pretvorili Pithon neuronske mreže u RTL AI akceleratore pomoću Catapult AI NN, istražili PPA kompromise, integrisali se sa RISC-V i ciljali na FPGA ili ASIC dizajn ivica.

RISC-V: Prilagodite procesore za performanse/efikasnost. Naučite HLS da napravite i integrišete koprocesor za zaključivanje budnih reči, upoređujući snagu, performanse i dobitke u oblasti u ovoj radionici.

Edge AI treba energetsku efikasnost i performanse. Balans sa prilagođenim hardverom! Saznajte kako HLS prelazi iz Pithona na hardver po meri. Napravite AI akcelerator za zaključivanje budnih reči i izmerite HLS snage i performanse.

Otkrijte kako dizajneri elektronike mogu da koriste HLS za postavljanje prilagođenih akceleratora. Prilagođavanjem akceleratora specifičnim zaključcima, on može nadmašiti gotove GPU/TPU-ove, nudeći smanjenu potrošnju energije.

Pridružite nam se u Minhenu gde će se stručne tehničke sesije deliti u širokom spektru tema kako biste mogli da istražite nove koncepte ili zaronite duboko u svoju osnovnu oblast stručnosti.

Pridružite nam se na našem događaju u Severnoj Americi, koji je posvećeno okruženje za razmenu ideja, informacija i najboljih praksi koje vam omogućavaju da vodite u svojoj ulozi i postignete uspeh sa svojim kupcima.

Ovaj govor će opisati kako koristiti sintezu visokog nivoa (HLS) za razvoj prilagođenih AI akceleratora, ciljanih na ASIC ili FPGA tehnologiju. Saznajte kako možete praktično da primenite AI zaključivanje u svojim rubnim sistemima.

Ugrađeni sistemi zahtevaju više računske snage nego što procesori mogu da obezbede. Hardverski akceleratori nude rešenje. Ova sesija istražuje HLS, pretvarajući C ++ u RTL za ASICS/FPGA, sa primerima iz stvarnog sveta u ML i obradi slika.

Ova radionica će pokriti sintezu visokog nivoa i njene prednosti u brzoj i preciznoj proizvodnji hardverskih akceleratora. Pokrivaćemo detaljni dizajn i verifikaciju Vakevord algoritma pomoću HLS-a.

Istražite SoftMAK arhitekturu i mikroarhitekturu da biste uravnotežili performanse, površinu, resurse za zaključivanje na ivici. Otkrijte agilne tokove rada FPGA dizajna kako biste držali korak sa razvijajućim algoritmima.

Ova praktična sesija će vas upoznati sa sintezom visokog nivoa, tehnologijom koja pretvara C ++ funkciju u hardversku implementaciju. Napravićete RISC-V koprocesor i integrišete ga u dizajn Rocket Core.

Otkrijte sintezu visokog nivoa i njene prednosti u brzoj i preciznoj proizvodnji hardverskih akceleratora. Pokrivaćemo detaljni dizajn i verifikaciju algoritma Vake Vord pomoću HLS-a.

Pridružite nam se da istražite mogućnosti EDA AI i vidite šta donosi budućnost. Razgovaraćemo o velikoj viziji namenski izgrađene centralizovane EDA AI platforme.

Ova radionica će pokriti sintezu visokog nivoa i njene prednosti u brzoj i preciznoj proizvodnji hardverskih akceleratora. Pokrivaćemo detaljni dizajn i verifikaciju Vakevord algoritma pomoću HLS-a.

Steknite dragocen uvid u izazove i rešenja primene ML u hardveru. Shvatite kako HLS i hls4ml pojednostavljuju razvoj hardverskih akceleratora zasnovanih na neuronskoj mreži i osnovni su za budućnost industrije.

User2User je vaša prilika da učite, rastete i povežete se sa kolegama tehničkim stručnjacima koji dizajniraju vrhunske proizvode koristeći Siemens EDA alate.

Naučite kako da koristite HLS za pretvaranje C ++ u RTL za ASIC/FPGA, omogućavajući prilagođene akceleratore. Sesija pokriva najbolje prakse HLS-a i primere iz stvarnog sveta u ML i obradi slika za ugrađene sisteme.

Istražite sintezu na visokom nivou za brzo i precizno kreiranje hardverskog akceleratora. Pokrivaćemo RTL dizajn i verifikaciju pomoću Vakevord algoritma i prikazati Catapult AI NN, proširujući HLS na Pithon za brži razvoj AI HV.

Pridružite nam se na DVCon US: prisustvujte našim kratkim radionicama, ručkovima, radovima i posterima. Posetite nas na štandu 301 da biste saznali kako vam Siemens može pomoći da brže napravite pametniju budućnost.

Posetite Siemens EDA da biste se fokusirali na praktične primene jezika, alata, metodologija i standarda za dizajn i verifikaciju elektronskih sistema i integrisanih kola radi poboljšanja sopstvenih tokova.

Posetite Siemens EDA da biste se fokusirali na praktične primene jezika, alata, metodologija i standarda za dizajn i verifikaciju elektronskih sistema i integrisanih kola radi poboljšanja sopstvenih tokova.

Dođite da pogledate glavnu reč Ankura Gupte: Kako AI redefiniše dizajn poluprovodnika za ivicu
Utorak, 10. septembra u 11:15

DVCon Tajvan je vodeća konferencija za inženjere za dizajn i verifikaciju, istraživače i menadžere u tajvanskoj industriji poluprovodnika i EDA.

Posetite Siemens EDA da biste se fokusirali na praktične primene jezika, alata, metodologija i standarda za dizajn i verifikaciju elektronskih sistema i integrisanih kola radi poboljšanja sopstvenih tokova.

Ovaj razgovor će pokazati kako se HLS može koristiti za brzo kreiranje i procenu višestrukih RTL implementacija za AI akcelerator iz jednog algoritamskog opisa.

Posetite Siemensove stručnjake za automatizaciju elektronskog dizajna (EDA) na DAC 2024, 23.-27. juna 2024. u San Francisku, Kalifornija.

Potražnja za računskom snagom u ugrađenim sistemima stalno raste. Premeštanje funkcija na HV akceleratore je presudno. HLS automatizuje pretvaranjem C ++ funkcija u HV opise za ASIC ili FPGA, povećavajući efikasnost u IP i ML.

Posetite naš informativni vodič, ručak, radionice, radove i posterske sesije i posetite naš izložbeni štand da biste saznali kako vam Siemens može pomoći da brže napravite pametniju budućnost.

Pokazaćemo kako se HLS može koristiti za migraciju određenih funkcija iz 5G L1 steka iz SV u HV. HLS može omogućiti praktične 5G primene koje inače ne bi bile moguće.

Ova praktična klasa će naterati polaznike da razviju akcelerator za zaključivanje pomoću HLS-a. Učesnici će steći razumevanje kako da stvore prilagođeni akcelerator za zaključivanje i koristi koje on može doneti ugrađenom sistemu.

Otkrijte neuporedivu vidljivost i uvid u složeno funkcionalno ponašanje AI SoC-a od tima Tessent Embedded Analytics Analitics u AIHV-u, plus naučite o iskorišćavanju moći RISC-V arhitekture za dizajne zasnovane na ASIC i FPGA.

Catapult i PowerPro imali su dosta sesija ove godine na DAC-u sa sesijom NVIDIA-e i drugom iz Telechips-a. Koristite linkove na zahtev u nastavku da biste pogledali naše prezentacije na štandu.

C.E.A. predstavlja metodologiju koja premošćuje DL okvir otvorenog koda N2D2 i Catapult HLS kako bi pomogla u smanjenju procesa dizajniranja hardverskih akceleratora, omogućavajući držanje koraka sa novim AI algoritmima.

Telechips je dizajnirao AKSI4 master IP koji ispunjava pune AKSI4 specifikacije koristeći C ++ HLS, pružajući softverski pristup DMA blokovima, istovremeno postižući visoku propusnost koristeći višestruke izvanredne i rafalne.

Upravljanje složenošću implementacije HEVC enkodera (Kvazaar) na FPGA pomoću Catapult HLS

Dr Panu Sjovall će osvetliti kako su uspeli da implementiraju svoj ugrađeni HEVC intra enkoder u realnom vremenu na HV pomoću Catapult HLS.

Ovaj vebinar predstavlja jednostavnu i robusnu metodologiju kvantizacije zasnovanu na analizi opsega vrednosti.

Sinteza na visokom nivou bila je prilično vruća tema na U2U u Severnoj Americi i Evropi. Pogledajte sve naše U2U sesije 2023. godine.

Na IP nivou, ISP je stvoren u roku od godinu dana koristeći Catapult, zadatak koji bi bio nemoguć korišćenjem tradicionalnog RTL-a. Da bismo smanjili zavisnost od iskustva dizajnera, predstavili smo DSE alat uz pomoć AI.

Saznajte više o vebinaru „Arhitektonska poboljšanja za malu snagu i funkcionalnu sigurnost CNN akceleratora protoka podataka koji koriste HLS“.

Saznajte kako je C ++ i SistemC/matchlib HLS više od pukog pretvaranja SistemC u RTL. Pokrivaćemo izbor jezika, istraživanje arhitekture, procenu snage i optimizaciju koji rade na brzom i jeftinom isporuci konkurentnog RTL-a.

Tok dizajna uključujući HV/SV ko-dizajn i HLS koji omogućava programerima da migriraju računske intenzivne funkcije sa SV koji radi na ugrađenom procesoru na akcelerator zasnovan na HV kao labavo spojenu perifernu opremu zasnovanu na sabirnici.

Naučite kako možete da koristite sintezu na visokom nivou da biste prešli sa Pithona na RTL koji se može sintetizovati da biste primenili prilagođeni AI akcelerator brže i lakše nego što ste mislili da je moguće.

Cornell uvodi HisParse: akcelerator za množenje gustog vektora retke matrice. Koristeći i implementaciju i simulaciju HLS-a, njihovi retki akceleratori pružaju obećavajuće ubrzanje uz povećanu propusnost i energetsku efikasnost.

FNAL demonstrira da se NN model autoenkodera može implementirati u ASIC otporan na zračenje da bi se izvršila kompresija podataka sa gubitkom. Ovo ublažava problem prenosa podataka uz očuvanje kritičnih informacija energetskog profila detektora.

5G standardi otvaraju svet razvoja hardvera svima koji mogu da naprave najbolje, isplative proizvode. Catapult, Kuesta i Veloce omogućavaju integrisana, pouzdana rešenja za dizajn i verifikaciju za dizajn 5G sistema.

、、、、、„。

Na ovom vebinaru ćemo podeliti ovaj novi model hardverskog dizajna zasnovanog na podacima koji proizvodi dramatično bolji hardver i softver - čvrsto optimizovan za određene aplikacije.

Ovaj vodič će pokazati transformaciju HLS algoritma na primeru algoritma od potpune implementacije softvera do efikasne implementacije visokih performansi sa mešavinom hardverskih i softverskih elemenata.

Pregled šta je HLS i kako se može koristiti za kreiranje akceleratora specifičnih za aplikaciju. Pokazaće kako se ovi akceleratori mogu integrisati u sistem zasnovan na procesoru iz perspektive hardvera i softvera.

HLS omogućava pravi HV/SV ko-dizajn omogućavajući tačnu particionaciju
istraživanje i zamena funkcionalnosti između SV i HV akceleratora na
optimizujte saobraćaj sabirnice, korišćenje memorije i opterećenje procesora.

Usvajanje HLS-a za dizajn čipova vođeno je povećanjem složenosti dizajna i verifikacije i vremena za tržišne pritiske. HLS omogućava dizajnerima da brže dovedu svoje čipove na tržište skraćujući ukupni tok dizajna i verifikacije.

Ovaj razgovor će istražiti kako se HLS može koristiti za isporuku podataka potrebnih za donošenje kritičnih kompromisnih odluka o dizajnu i pokriti kako HLS može omogućiti verifikaciju sistema u MBSE toku i kako HLS može ublažiti rizike u lancu snabdevanja.

Da bismo razumeli koji protok Catapult HLS bolje odgovara našim potrebama u JPL-NASA-i, implementirali smo jezgro za obradu slike Harris Corner Detector i u nevremenski C ++ i u vremenskom sistemu C. Biće predstavljene lekcije naučene iz svakog toka.

Ovaj vodič će pristupiti pitanju kvaliteta dizajna iz jedinstvene perspektive.

Ova radionica će pokazati primer dizajna koji se odvija na različitim nivoima apstrakcije, istražujući različite ciljeve verifikacije koji se mogu postići u svakoj fazi procesa dizajniranja.

Harvard baca svetlo na njihovu agilnu metodologiju kodizajna algoritama-hardvera i ko-verifikacije koju powered by sinteza visokog nivoa, što im je omogućilo da smanje napore za dizajn VLSI fronta za redove veličine.

Ova sesija će pokazati kako kreirati različite tipove akceleratora pomoću HLS-a i kako ih integrisati u dizajn RISC-V procesora. Kao primeri će se koristiti algoritam za zaključivanje AI i algoritam šifrovanja.

Primena algoritma u hardveru zahteva razumevanje algoritma i njegovih zavisnosti podataka. Opisaćemo automatizovani način za dobijanje ovih uvida iz opisa C ++ sa automatizovanom putanjom do RTL-a preko HLS-a.

Primena algoritma u hardveru zahteva razumevanje algoritma i njegovih zavisnosti podataka. Opisaćemo automatizovani način za dobijanje ovih uvida iz opisa C ++ sa automatizovanom putanjom do RTL-a preko HLS-a.

Ovaj vebinar pokazuje kako se može brže postići sveobuhvatna verifikacija na višem nivou apstrakcije, ali i dalje primeniti poznate i pouzdane tehnike verifikacije RTL -a.

Prezentacija će dati tehnički pregled na visokom nivou Catapult HLS platforme koju možete koristiti u svojim budućim projektima da biste ubrzali svoj razvojni proces.

U ovom okruglom stolu ćemo razgovarati o nekim zanimljivim pristupima HV/SV kodizajna i prednostima i nedostacima tih pristupa. Domaćini su Anoop Saha i Russell Klein iz Siemensa, a pridružio se Thierri Tambe sa Univerziteta Harvard.

Ovaj razgovor će se fokusirati na silicijum za ivicu i izbore dizajna koji pomažu u primeni moćnih algoritama mašinskog učenja na malom jeftinom energetski efikasnom hardveru.

AI je spreman da postane sveprisutan u ugrađenim sistemima. Saznajte kako se zaključivanje može efikasno primeniti na uređajima male snage, računski ograničenim, bez potrebe za donošenjem zaista dugačkog produžnog kabla.

Ključna reč koja pokriva tehnologije omogućavanja - od HLS-a do kodizajna hardverskog softvera, pokrivajući prošlost, sadašnjost i budućnost procesa dizajna silicijuma, poremećaje i najnovije tehnološke trendove.