Katapulta sinteza i verifikacija visokog nivoa

Catapult ima najširi portfolio rešenja za dizajn hardvera za C++ i sistemsku sintezu visokog nivoa (HLS). Catapultov fizički svjestan, multi-VT režim, sa procenom i optimizacijom male snage, plus niz vodećih rešenja za verifikaciju čine Catapult HLS više od „C do RTL“.

HLS i HLV predstojeći događaji Biblioteka resursa HLS i HLV

Katapult High-Level Synthesis Solutions

Reš@@

enja za sintezu na visokom nivou Catapult pružaju podršku za jezik C ++ i SistemC, FPGA i ASIC nezavisnost, procenu i optimizaciju snage ASIC plus najnovije u fizički svesnom multi-VT području i optimizaciju performansi za podizanje vašeg dizajna.

C++/SystemC Synthesis

Sveobuhvatan HLS protok koji uzima C ++ ili SistemC kao ulaz dizajna i optimalno cilja ASIC, eFPGA ili FPGA implementacije podešene za frekvenciju i ciljnu tehnologiju.

Rešenja male snage

Kada je u pitanju istraživanje svemira u ranom dizajnu, procena snage i optimizacija za ASIC RTL male snage, Catapult generiše visoko efikasan RTL koji je optimizovan sa našim PowerPro tehnologija ispod haube.

Vektorska grafika katapulta sa označenim delovima kao što su „Ruka“, „Protuteža“ i „Trigger“.

AI rešenja

Catapult AI poboljšava HLS za ubrzano istraživanje dizajna, analizu kvantizacije i predviđanje performansi, snage i područja.

Katapult High-Level Verification Solutions

Ubrzajte protok verifikacije na visokom nivou (HLV) poznatim i pouzdanim metodama koristeći Catapult HLV platformu. Smanjite svoje ukupno vreme obrade i troškove verifikacije SoC-a do 80% koristeći proveru dizajna na visokom nivou, pokrivenost koda/funkcionalnosti i statičke i formalne metode.

Catapult Coverage

Pokri@@

venost koda svesna HLS-a, uključujući podršku za izjavu, granu, stanje, izraz (FEC) i pokrivenost pristupa nizu plus funkcionalna pokrivenost inspirisana SistemVerilog-om sa podrškom za pokrivne grupe, pokrivne tačke, kante i ukrštanje.

Catapult Formal Verification Tools

Formalno pronađite greške, nejasnoće i probleme sa dizajnom problema ili greške ograničavanja korisnika na početku HLS procesa. Čak i sa razlikama u vremenu i interfejsima, Catapult Formal omogućava verifikaciju i tok zatvaranja pokrivenosti.

SLEC System

Proverite ispravnost RTL-a u odnosu na vaše modele visokog nivoa koristeći SLEC. Omogućavanje dokaza da su specifikacija i implementacija identični uprkos razlikama u jeziku, vremenu ili apstrakciji.

Verifikacija na visokom nivou

Questa HL-SystemC

Verifikacija dizajna na visokom nivou sa proširenjem Kuesta HL-SIC pomaže u otklanjanju problema pre sinteze započinjanjem verifikacije ranije u toku.