Analizirajte optimalne scenarije razdelitve zasnove glede na cilj oblikovalca. Analiza izvedljivosti RTL za zgodnjo odpravo fizičnih težav. Ocenite PPA na RTL in ustvarite zgodnji tloris. Ustvarite zavarovanja za vsa nadaljnja orodja.
Gencellicon Chip Planner je prvo orodje s premikom levo, ki oblikovalcem omogoča poglobljen vpogled v fizično izvedljivost njihove zasnove v zelo zgodnjih fazah, ne da bi bili odvisni od tradicionalnih izvedbenih orodij. Oblikovalci lahko raziščejo različne scenarije tlorisa na podlagi identificiranih meritev z možnostjo izvajanja analize kaj če in izberejo najučinkovitejši scenarij za izvedbo.
Načrtovalnik čipov je zasnovan tako, da omogoča raziskovanje RTL in predlaga različne možnosti razdelitve na podlagi izbranih meril. Nove ponovne particije RTL bodo samodejno ustvarjene ustrezne SDC.
Chip Planner ponuja zgodnji vpogled v fizično izvedbo zasnove in oblikovalcem ponuja analizo kaj če, da naredijo najboljše možne izbire tlorisa pri izbiri enega od številnih samodejno ustvarjenih tlorisov.
instveno preverjanje tlorisa Chip Planner omogoča oblikovalcem, da potrdijo tlorise glede na izčrpen nabor pravil dejanskega opisa načrta za preverjanje neskladnosti med RTL, tlorisom, postavitvijo pristanišča in usmerjanjem.