Graditelj omejitev
Ustvarjanje in upravljanje časovnih omejitev v več načinih s polnim čipom na ravni RTL ali Gate. Samodejno promocijo časovnih omejitev z nižje stopnje na zgornjo raven. Analiza in vizualizacija širjenja ur in podatkov.
Oblikovanje zapiranja
Portfelj programske opreme Gencellicon
Platforma Gencellicon ponuja celovito rešitev z nizkim hrupom za preverjanje, ustvarjanje in upravljanje omejitev SDC, ki oblikovalcem pomaga racionalizirati razvoj čipov. Podpira tudi zgodnje načrtovanje načrtovanja in analizo izvedljivosti za izboljšanje pripravljenosti za fizično izvedbo.
Časovni zaprtje in zgodnja analiza izvedljivosti
Izdelki Gencellicon so sestavljeni iz:
- Celovita platforma za časovne omejitve, ki ponuja orodja za ustvarjanje, upravljanje, spreminjanje, proračun in potrjevanje omejitev za pospešeno časovno zapiranje.
- Metodologija z menjavo levo, ki vključuje fizično zavedanje, omogoča oblikovalcem, da predvidijo optimalne strategije razdelitve, ocenijo meritve površine, moči in zmogljivosti ter razvijejo tloris v zgodnji fazi.
- Inteligentno orodje za analizo in vizualizacijo ur, zasnovano tako za analizo in odpravljanje napak pred CTS kot tudi za potrjevanje drevesa ure po CTS. Ustvarja tudi datoteke navodil z drevesom ur, vključno z izjemami ur in definicijami skupin za nakrivljene.
Raziščite izdelke
Izboljšajte produktivnost, uporabite sistematičen in pravilen pristop po konstrukciji, kar ima za posledico zmanjšanje razvojnega cikla čipov za red velikosti.
