Siemens EDA dogodki in spletni seminarji

Oglejte si, kako Tessent MemoryBist integrira ECC za povečanje proizvodnega donosa: maskiranje bitov ECC, preprečevanje preizkušanja in popravilo s pomočjo ECC kot samostojno ali z odvečanjem povezano rešitev za zanesljivost v sistemu.

Poiščite podrobnosti o Questa 2026.1: hitrejša regresijska zmogljivost, nove funkcije vidnosti odpravljanja napak in izboljšave zapiranja pokritosti za reševanje naraščajoče zapletenosti okolja UVM/Systemverilog.

Na tem spletnem seminarju bomo pokazali, kako prilagodljivi dodatki omogočajo razširitev standarda Xpedition na zahtevo: analiza celovitosti signala pred in po postavitvi (ki ga powered by HyperLynx), oblikovanje s trdo upogibanjem in napredno sooblikovanje ECAD in MCAD.

Naučite se, kako strategije merjenja ur s poročanjem na podlagi modula prepoznajo priložnosti kaskadne optimizacije globoko znotraj poti vklopa in izklopa ventilatorja ter povečajo prihranjene vate na inženirsko uro, kar omogoča oblikovanje z nizko porabo energije.

Preberite, kako vam jezik PSS omogoča, da določite namen preverjanja in uporabite Questa One za ustvarjanje naključnih testov za vas; te pa lahko »uresničite« tako, da se izvajajo na različnih platformah, orodjih in fazah preverjanja.

Raziščite arhitekturo in mikroarhitekturo SoftMAX, da uravnotežite zmogljivost, območje in vire za sklepanje robov. Odkrijte agilne poteke oblikovanja FPGA, da boste sledili razvijajočim se algoritmom.

Odkrijte, kako Questa One Sim pospešuje simulacijo s tehnologijo ParallelSIM, vgrajenim PSS, reševalnikom omejitev VHDL, samodejnimi izključitvami pokritosti kode in še več za RTL, simulacije na ravni vrat in pokritost.

Ta spletni seminar bo predstavil protokol uAlink, s poudarkom na njegovi arhitekturi in ključnih funkcijah, ki omogočajo razširljive sisteme AI; nato se potopite v bistvene zmogljivosti Siemens Avery UaLink Verification IP.

Ta spletni seminar bo predstavil protokol uAlink, s poudarkom na njegovi arhitekturi in ključnih funkcijah, ki omogočajo razširljive sisteme AI; nato se potopite v bistvene zmogljivosti Siemens Avery UaLink Verification IP.

Odkrijte sintezo na visoki ravni in njene prednosti pri hitri in natančni izdelavi strojnih pospeševalnikov. Pokazali bomo podrobno zasnovo in preverjanje algoritma Wake Word z uporabo HLS.

Silosni delovni tokovi ustvarjajo ozka grla, ki upočasnijo cikle oblikovanja in ogrožajo kakovost. Ta spletni seminar predstavlja nov pristop k sinergističnim okoljem preverjanja z uporabo integriranega ecosystem Questa™ Developer/IVE.

Odkrijte, kako Aprisa AI in sistem umetne inteligence Siemens EDA povečata produktivnost RTL-GDS za 10-krat, učinkovitost računalniškega časa za 3-krat in PPA za 10% z ML & RL, generativno in agentično umetno inteligenco za pospešeno učenje in avtomatizacijo poteka dela EDA.

Ta spletni seminar prikazuje, kako Questa One Property Assist spremeni uporabniške pozive v optimizirane pozive LLM, pridobi rešitve, ki jih ponuja LLM, in predstavlja najbolje ustvarjene lastnosti SVA za uporabnika.

Ta spletni seminar predstavlja Questa One Sim CX, inovativno simulacijsko rešitev, ki temelji na pokrivanju, ki revolucionira preverjanje UVM z avtomatizacijo sklepanja o pokritosti in dražljajih ter ustvarjanje pristranskosti na nekrita območja.

Preberite, kako rešitev Questa One DFT Verification v kombinaciji z rešitvami Tessent Silicon Lifecycle Solutions zagotavlja razvoj uporabniške izkušnje in zmogljivosti za reševanje teh nastajajočih izzivov preverjanja.

Preberite, kako Questa One Sim FX optimizira oglaševalske akcije za napake z optimizacijo seznama napak in zmožnostmi razvrščanja testov ter brezhibno integracijo z obstoječimi okolji testne table ter celovitimi zmogljivostmi analize napak.

Odkrijte, kako se Questa Verification IQ Testplan Author integrira z orodji za upravljanje življenjskega cikla aplikacij (Siemens Polarion in Jama), da zagotovi skupno rešitev za sledljivost, ki spremeni vaš potek preverjanja

Ta seja je predstavila transformativno rešitev povezanih platform s pristopi, ki temeljijo na podatkih, in integracijo umetne inteligence za reševanje izzivov, s katerimi se soočajo medsebojne odvisnosti, omejitve in učinkovitost delovne sile ter zagotavljanje kakovosti.

Na tem spletnem seminarju bomo raziskali, kako funkcionalno ocenjevanje napak izboljša pokritost napak. Spoznajte prednosti integracije funkcionalnega razvrščanja napak v procese DFT, zlasti odpravljanje napak, ki jih ni mogoče preizkusiti s testi skeniranja.

Ta seja je zajemala Avery Verification IP for Ethernet 1.6T, Infiniband, uAlink in UEC; zagotavlja celovito pokritost protokola, razširljivost in napredno odpravljanje napak za preverjanje zapletenih zasnov za povezljivost naslednje generacije.

Ta spletni seminar se bo poglobil v ključno vlogo preverjanja varnosti strojne opreme in predstavil, zakaj je bistvenega pomena za zaščito sodobnih modelov FPGA od RTL do bitnega toka FPGA. Predstavljeno: Bitwise podjetja Red Balloon Security

Na tem spletnem seminarju bomo raziskali moč kode za odpravljanje napak in funkcionalno pokritost, medtem ko simulacija RTL še poteka, ter kako lahko interaktivna analiza pokritosti privede do bistveno hitrejšega oblikovanja in priprave testne mize.

Ta seja bo pokazala, kako pospešiti analizo osnovnih vzrokov in zmanjšati preobrat napak s Questa Verification IQ Regression Navigatorjem - rešitvijo za preverjanje, ki temelji na podatkih, ki temelji na brskalniku naslednje generacije, ki temelji na sodelovanju.

Ta seja se bo poglobila v napredne funkcije Averyjevega protokola za preverjanje PCIe Gen 7, vključno z dinamičnim ustvarjanjem testne mize, prefinjenim ustvarjanjem prometa, vbrizgavanjem napak in preverjanjem skladnosti s protokoli

Ta spletni seminar se bo osredotočil na uporabo SafetyScope v celotnem ciklu varnostnega načrtovanja: arhitekturna faza, faza RTL in faza po sintezi. Predstavitve: meritve FIT in ISO 26262, kaj pa, če analiza doseže ASIL B, optimizirani seznami napak.

Odpravljanje napak testnih plošč je lahko izziv, zato bo ta spletni seminar pokazal zmogljivosti za poenostavitev in pospešitev postopka, kot so osnovno korakanje v liniji, spremljanje dinamičnih spremenljivk, odpravljanje napak z omejitvami in vizualizacija topologije UVM

Ta spletni seminar vas bo opremil s celovitimi metodami skladnosti z varnostjo in varnostjo za reševanje trenutnih in nastajajočih zahtev za zasnove FPGA z uporabo preverjanja enakovrednosti FPGA od RTL do Bitstream.

Ta seja bo raziskala zmogljive funkcije pametne regresije znotraj Siemensovega navigatorja Questa Verification IQ Regression Navigatorja - naslednje generacije rešitve za preverjanje, ki temelji na podatkih AI/ML, ki temelji na sodelovanju v brskalniku.

Ta spletni seminar bo pokazal omejitve obstoječega preverjanja referenčnega modela FPU C ++ v primerjavi z alternativnim tokom z uporabo formalnega preverjanja lastnosti za učinkovito preverjanje modelov FPU; zagotavljanje njihove natančnosti in zanesljivosti.