Analyzujte optimálne scenáre rozdelenia dizajnu na základe cieľa dizajnéra. Analýza uskutočniteľnosti RTL na včasné odstránenie fyzických problémov. Odhadnite PPA na RTL a vygenerujte skorý pôdorys. Vytvorte záruky pre všetky následné nástroje.
Gencellicon Chip Planner je prvý nástroj s posunom doľava, ktorý umožňuje dizajnérom získať hlboký prehľad o fyzickej realizovateľnosti ich návrhu vo veľmi skorých fázach bez toho, aby boli závislí od tradičných implementačných nástrojov. Dizajnéri môžu preskúmať rôzne scenáre pôdorysu na základe identifikovaných metrík so schopnosťou vykonávať analýzu čo keby a vybrať najefektívnejší scenár na implementáciu.
Plánovač čipov je navrhnutý tak, aby poskytoval možnosť preskúmať RTL a navrhnúť rôzne možnosti rozdelenia na základe zvolených kritérií. Nové preoddiely RTL budú mať automaticky vygenerované zodpovedajúce SDC.
Chip Planner poskytuje skorý prehľad o fyzickej implementácii dizajnu a poskytuje dizajnérom analýzu čo keby, aby urobili čo najlepšie možné výbery pôdorysov pri výbere jedného z mnohých automaticky generovaných pôdorysov.
Unikátne overenie pôdorysu Chip Planner umožňuje dizajnérom overiť pôdorysy na základe vyčerpávajúceho súboru pravidiel skutočného popisu návrhu, aby sa skontrolovali nezrovnalosti medzi RTL, pôdorysom, umiestnením prístavu a smerovaním.