Keďže návrhy polovodičov sa stávajú pokročilejšími a zložitosť SoC rastie, prekážky overovania môžu oddialiť plány a ohroziť kvalitu kremíka. Druhá generácia Verilog-to-LVS (V2LVS) spoločnosti Calibre predstavuje modulárnu paralelnú architektúru, ktorá dramaticky urýchľuje preklad siete, znižuje spotrebu pamäte až o 92% a poskytuje vylepšené informácie o ladení. Nové prehľady, manipulácia s napájanou/pozemnou sieťou a vylepšenia používateľskej skúsenosti zaručujú spoľahlivé, škálovateľné rozloženie oproti schematickému signofu. Tento dokument skúma architektonické inovácie a pokroky založené na používateľoch v rámci nového modelu V2LVS, pričom zdôrazňuje skutočné výhody pre zákazníkov, zlepšenú efektívnosť a plán budúcich schopností overovania digitálneho dizajnu.
