Podujatia a webináre Siemens EDA

Získajte podrobnosti o Questa 2026.1: rýchlejší regresný výkon, nové funkcie viditeľnosti ladenia a vylepšenia ukončenia pokrytia na riešenie rastúcej zložitosti prostredia UVM/Systemverilog.

Na tomto webinári ukážeme, ako vám prispôsobiteľné doplnky umožňujú rozšíriť Xpedition Standard na požiadanie: analýza integrity signálu pred a po rozložení (powered by technológiou HyperLynx), dizajn rigid-flex a pokročilý spoločný dizajn ECAD — MCAD.

Zistite, ako stratégie merania hodín pomocou modulového reportovania identifikujú možnosti kaskádovej optimalizácie hlboko v cestách ventilátora a vytiahnutia ventilátora a maximalizujú ušetrené watty za inžiniersku hodinu, čo umožňuje dizajn s nízkym výkonom.

Zistite, ako vám jazyk PSS umožňuje určiť zámer overovania a použiť Questa One na vytvorenie náhodných testov pre vás; a tieto môžu byť „realizované“ tak, aby boli spustené na rôznych platformách, nástrojoch a fázach overovania.

Preskúmajte architektúru a mikroarchitektúru SoftMAX, aby ste vyvážili výkon, plochu a zdroje pre odvodenie okrajov. Objavte agilné pracovné postupy dizajnu FPGA, aby ste držali krok s vyvíjajúcimi sa algoritmami.

Objavte, ako Questa One Sim urýchľuje simuláciu pomocou technológie ParallelSIM, vstavaného PSS, riešiteľa obmedzení VHDL, vylúčenia automatického pokrytia kódu a ďalšími pre RTL, simulácie na úrovni brány a pokrytie.

Tento webinár predstaví protokol uAlink so zameraním na jeho architektúru a kľúčové funkcie, ktoré umožňujú škálovateľné systémy AI; potom sa ponorte do základných možností Siemens Avery UaLink Verification IP.

Tento webinár predstaví protokol uAlink so zameraním na jeho architektúru a kľúčové funkcie, ktoré umožňujú škálovateľné systémy AI; potom sa ponorte do základných možností Siemens Avery UaLink Verification IP.

Objavte syntézu na vysokej úrovni a jej výhody pri rýchlej a presnej výrobe hardvérových urýchľovačov. Budeme sa zaoberať podrobným návrhom a overením algoritmu Wake Word pomocou HLS.

Silosované pracovné postupy vytvárajú úzke miesta, ktoré spomaľujú cykly návrhu a ohrozujú kvalitu. Tento webinár predstavuje nový prístup k synergickým overovacím prostrediam pomocou integrovaného ekosystému Questa™ Developer/IVE.

Objavte, ako Aprisa AI a systém Siemens EDA AI zvyšujú produktivitu RTL-GDS 10-násobne, efektivitu počítačového času 3x a PPA o 10% s ML & RL, generatívnou a agentickou AI pre zrýchlené učenie a automatizáciu pracovných postupov EDA.

Tento webinár ukazuje, ako Questa One Property Assist mení používateľské výzvy na optimalizované výzvy LLM, načíta riešenia poskytnuté LLM a predstavuje pre používateľa najlepšie vygenerované vlastnosti SVA.

Tento webinár predstavuje Questa One Sim CX, inovatívne simulačné riešenie založené na pokrytí, ktoré revolucionizuje overovanie UVM automatizáciou odvodzovania pokrytia a stimulov a vytváraním odchýlok do neodkrytých oblastí.

Zistite, ako riešenie Questa One DFT Verification v kombinácii s riešeniami Tessent Silicon Lifecycle Solutions prináša vývoj používateľskej skúsenosti a výkonu na riešenie týchto vznikajúcich výziev overovania.

Zistite, ako Questa One Sim FX optimalizuje chybové kampane s možnosťami optimalizácie zoznamu chýb a hodnotenia testov, bezproblémovej integrácie s existujúcimi prostrediami testbencha a komplexnými možnosťami analýzy porúch.

Objavte, ako sa Questa Verification IQ Testplan Author integruje s nástrojmi na správu životného cyklu aplikácií (Siemens Polarion a Jama), aby poskytoval spoločné riešenie sledovateľnosti, ktoré transformuje váš overovací postup

Táto relácia predstavila transformačné riešenie prepojených platforiem s prístupom založeným na údajoch a integráciou AI s cieľom riešiť výzvy, ktorým čelia vzájomné závislosti, obmedzenia pracovnej sily a efektívnosť a zabezpečenie kvality.

Na tomto webinári preskúmame, ako funkčné hodnotenie porúch zvyšuje pokrytie chýb. Naučte sa výhody integrácie funkčného klasifikácie porúch do procesov DFT, konkrétne riešenia chýb, ktoré nie je možné testovať skenovacími testami.

Táto relácia sa týkala Avery Verification IP for Ethernet 1.6T, Infiniband, uAlink a UEC; poskytuje komplexné pokrytie protokolov, škálovateľnosť a pokročilé ladenie na overenie zložitých návrhov pre pripojenie novej generácie.

Tento webinár sa ponorí do rozhodujúcej úlohy overovania hardvérovej bezpečnosti a objasní, prečo je nevyhnutné pre ochranu moderných návrhov FPGA od RTL až po bitový tok FPGA. Odporúčané: Bitwise od Red Balloon Security

Na tomto webinári preskúmame silu ladenia kódu a funkčného pokrytia, zatiaľ čo simulácia RTL stále beží, a ako môže interaktívna analýza pokrytia viesť k výrazne rýchlejšiemu dizajnu a prinášaniu testovacích stolov.

Táto relácia ukáže, ako urýchliť analýzu hlavných príčin a znížiť obrat ladenia pomocou Questa Verification IQ Regression Navigator - riešenia overovania založeného na údajoch založeného na kolaboratívnom prehliadači novej generácie.

Táto relácia sa ponorí do pokročilých funkcií PCIe Gen 7 Verification IP od spoločnosti Avery, vrátane dynamického vytvárania testovacieho stola, sofistikovaného generovania prevádzky, vstrekovania chýb a kontrol súladu s protokolmi

Tento webinár sa zameria na používanie SafetyScope počas celého cyklu bezpečnostného návrhu: architektonická fáza, fáza RTL a fáza post-syntézy. Ukážky: metriky FIT a ISO 26262, čo keď analýza dosiahne ASIL B, optimalizované zoznamy chýb.

Ladenie testovacích stolov môže byť výzvou, takže tento webinár ukáže možnosti zjednodušenia a urýchlenia procesu, ako sú základné kroky na riadku, monitorovanie dynamických premenných, ladenie obmedzení a vizualizácia topológie UVM

Tento webinár vás vybaví komplexnými metódami dodržiavania bezpečnosti a zabezpečenia na riešenie súčasných a vznikajúcich požiadaviek na návrhy FPGA pomocou kontroly ekvivalencie FPGA od RTL po Bitstream.

Táto relácia preskúma výkonné funkcie inteligentnej regresie v rámci Questa Verification IQ Regression Navigator spoločnosti Siemens EDA — novej generácie overovacieho riešenia AI/ML založeného na kolaboratívnom prehliadači založenom na údajoch.

Tento webinár ukáže obmedzenia existujúceho overenia referenčného modelu FPU C ++ oproti alternatívnemu toku pomocou formálnej kontroly vlastností na efektívne overenie návrhov FPU; zabezpečenie ich presnosti a spoľahlivosti.