Проанализируйте оптимальные сценарии разделения проекта на основе цели дизайнера. Анализ осуществимости RTL для раннего устранения физических проблем. Оцените PPA в RTL и заранее составьте план этажа. Создайте залоги для всех последующих инструментов.
Gencellicon Chip Planner — это первый инструмент со сдвигом влево, позволяющий разработчикам получить глубокое представление о физической осуществимости своего проекта на самых ранних стадиях, не полагаясь на традиционные инструменты реализации. Дизайнеры могут изучать различные сценарии планировки на основе определенных метрик, а также проводить анализ «что если», выбирая наиболее эффективный сценарий реализации.
Планировщик чипов разработан таким образом, чтобы предоставить возможность изучить RTL и предложить различные варианты разбиения на разделы на основе выбранных критериев. При новом перераспределении RTL соответствующий SDC будет генерироваться автоматически.
Chip Planner позволяет заблаговременно понять физическую реализацию проекта и предоставляет дизайнерам анализ «что если», чтобы сделать наилучший выбор плана этажа, выбрав один из множества автоматически генерируемых планов этажей.
Уникальная проверка плана этажа Chip Planner позволяет дизайнерам сопоставлять планы этажей с исчерпывающим набором правил фактического описания проекта для выявления несоответствий между RTL, планом этажа, расположением портов и маршрутами.