ReqTracer

În acest webinar, veți învăța cum să implementați afirmații concurente folosind SystemVerilog Assertions (SVA) și veți obține o înțelegere mai profundă a modului în care acestea vă pot completa metodologiile de verificare existente.

Harry Foster evidențiază concluziile cheie din Studiul de verificare funcțională a grupului de cercetare Wilson din 2022 și oferă interpretarea și analiza sa din spatele tendințelor emergente de astăzi în proiectarea și verificarea ASIC și FPGA.

În acest webinar, veți afla cum activează UVM Framework și Questa Verification IP

crearea testbench într-o zi, astfel încât echipa să se poată concentra pe crearea de teste și închiderea acoperirii.

În acest webinar, vom examina modalități de a crea bănci de testare reutilizabile puternice, ascunzând semnalele și oferind scriitorilor de teste un proxy care le permite să înceapă să scrie teste imediat.

În acest webinar, veți învăța cum să creați tranzacții testbench și clase de componente care sunt ușor de depanat și reutilizat. Sunt afișate reguli suplimentare pentru codul SystemVerilog pentru a preveni erorile comune.

În acest webinar, veți afla că SystemVerilog are multe tipuri dinamice de date și matrice. Vi se va arăta care dintre ele să alegeți pentru tabele de bord, amintirile rare, matricele hash, bancurile de testare și multe altele.

În acest webinar, aflați cum puteți modela registrele hardware până la nivelul de biți sau puteți construi tipuri de date complexe care conțin un amestec de elemente diferite, cum ar fi logica în 4 stări, numere întregi în 2 stări, numere reale și tipuri enumerate.

În acest webinar, veți învăța cum să creați clase pentru tranzacții UVM, cunoscute și sub numele de elemente de secvență. De asemenea, vi se va arăta unde sunt create și utilizate într-un testbench și cu ce clasă ar trebui să începeți.

În acest webinar, veți învăța să creați clase pentru secvențe UVM, care conțin una sau mai multe tranzacții, cum o clasă de testare începe o secvență și cum curg tranzacțiile către și din secvență în restul testbenchului.

În acest webinar veți afla cele două dintre cele mai frecvente probleme atunci când rezultatele rezolvării constrângerilor nu se potrivesc intenției dvs.: modul în care se aplică regulile de evaluare a expresiei Verilog și efectul pe care probabilitatea îl are asupra alegerii valorilor soluției.

În acest webinar, veți afla modificările din UVM 1800.2 de la UVM 1.2 și 1.1d, astfel încât să puteți fi pregătiți să îmbrățișați noul Standard. Vom acoperi completările cheie în UVM 1800.2 și ce este în noua carte de bucate UVM.