Acest Visualizer Debug Environment

În acest webinar, veți afla cum depanarea formei de undă, depanarea sursei și conectivității pentru Verilog și VHDL sunt strâns integrate cu depanarea clasei și UVM, cu vizualizarea tranzacțiilor, susținând mediile SystemVerilog, SystemC, C ++ și C.

În acest webinar, veți învăța cum să abordați provocările complexe de testare UVM în Post (clasă în formă de undă, vizualizare schematică), modul LiveSim (puncte de întrerupere) și găsirea mai rapidă a cauzei principale cu urmărirea automată a cauzalității temporale.

În acest webinar, veți afla că atunci când depanarea software și hardware sunt integrate, evenimentele pot fi urmărite de la software la hardware și înapoi pe SoC, economisind timp și îmbunătățind tehnicile de depanare software încorporate.

În acest webinar, veți afla că puteți analiza și depana problemele de acoperire cu ajutorul datelor de proiectare și formă de undă disponibile, găsind elemente descoperite folosind codul și acoperirea funcțională, remediându-le cu modul de depanare a acoperirii.

În acest webinar, ne vom concentra pe depanarea în simulare live (interactivă), acoperind tehnici precum: setarea punctelor de întrerupere și trecerea prin codul sursă, utilizarea stivei de apeluri pentru a înțelege firul curent de execuție.

.

În acest webinar, veți fi introdus în Visualizer Debug Environment pentru VHDL și UVM, în timp ce învățați; depanarea formei de undă și a codului sursă, driver și x-tracing, depanare post și simulare live și depanare UVM.

.

În acest webinar, veți fi introdus în Visualizer Debug Environment pentru Verilog și UVM, în timp ce învățați; depanarea formei de undă și a codului sursă, urmărirea driverului și x-tracing, depanarea simulării post și live și depanarea UVM.

.

În acest webinar, veți afla că Visualizer oferă vizibilitate UVM în toate ferestrele, inclusiv fereastra de undă, fereastra codului sursă, fereastra de ceas. Punctele de întrerupere pot fi

set, inclusiv condițional și bazat pe instanță.

În acest webinar, veți învăța cum să creați/actualizați codul UVM astfel încât înregistrarea tranzacției să fie utilizabilă, Debug-ul tranzacției în fereastra Wave - colorare, căutare etc. și un exemplu cu cod de exemplu UVMF.

În acest webinar, vom răspunde la primele nouă întrebări adresate pentru depanarea puterii reduse în designul dvs., inclusiv; de ce este atât de complicată depanarea cu putere redusă, funcționează corect izolarea și retenția și cum verificați intenția de alimentare.

În acest webinar, veți învăța cum să navigați în medii UVM complexe, să vă găsiți rapid drumul în jurul codului, în timp ce rezolvați primele 10 UVM comune care aduc probleme cu config_db, execuția fabricii și secvența.

În acest webinar, împărtășim o privire critică asupra provocărilor trecute, prezente și viitoare pentru depanare, explorând situații din lumea reală (din ani de experiență) în proiectarea și verificarea SoC, descriind tehnici de vârf.

În acest webinar, veți afla cum depanarea modernă rezolvă provocările comune, inclusiv; metodologia de depanare productivă, urmărirea driverelor în simulare, depanarea UVM, un design gestionat de putere și depanarea unei rulări lungi de emulare.

În acest webinar, veți învăța cum utilizați cele mai bune din ambele lumi ale școlii vechi și noi - metodologii de verificare (UVM, randomizare, modele de referință aur) pentru a găsi mai rapid problemele și pentru a răspunde mai bine „am terminat încă”.

În acest webinar, veți învăța structurile de date testbench folosind „răsfoiți acest lucru” (cozi, mânere de obiecte, matrice asociative pot fi explorate) și checkpoint & restore pentru a evita rularea prin faze de resetare pentru a găsi erori.