Sinteza și verificarea la nivel înalt a catapultei

Catapult are cel mai larg portofoliu de soluții de proiectare hardware pentru C ++ și sinteză de nivel înalt (HLS) bazată pe SystemC. Modul multi-VT conștient fizic al Catapult, cu estimare și optimizare de putere redusă, plus o gamă de soluții de verificare de vârf fac din Catapult HLS mai mult decât „C la RTL”.

Evenimente viitoare HLS & HLV Biblioteca de resurse HLS și HLV

Catapultă High-Level Synthesis Solutions

Soluțiile Catapult High-Level Synthesis oferă suport pentru limbaje C ++ și SystemC, independență FPGA și ASIC, estimare și optimizare a puterii ASIC, plus cele mai recente din zona multi-VT conștientă din punct de vedere fizic și optimizarea performanței pentru a vă ridica proiectele.

C++/SystemC Synthesis

Un flux HLS cuprinzător care ia C ++ sau SystemC ca intrare de proiectare și vizează în mod optim implementările ASIC, eFPGA sau FPGA reglate pentru frecvență și tehnologie țintă.

Soluții cu consum redus de energie

Când vine vorba de explorarea spațiului de proiectare timpurie, estimarea puterii și optimizarea pentru ASIC RTL cu putere redusă, Catapult generează RTL extrem de eficient, care este optimizat cu sistemul nostru PowerPro tehnologie sub capotă.

Un grafic vectorial al unei catapulte cu părți etichetate, cum ar fi „Braț”, „Contragreutate” și „Trigger”.

Soluții AI

Catapult AI îmbunătățește HLS pentru explorarea accelerată a proiectării, analiza cuantizării și performanța, puterea și predicția zonei.

Catapultă High-Level Verification Solutions

Accelerați fluxul de verificare la nivel înalt (HLV) cu metode cunoscute și de încredere utilizând platforma Catapult HLV. Reduceți timpul și costurile totale de procesare a verificării SoC cu până la 80% utilizând verificarea proiectării la nivel înalt, acoperirea codul/funcțională și metodele statice plus formale.

Catapult Coverage

Acoperirea codului conștient de HLS, inclusiv suport pentru declarație, ramură, condiție, expresie (FEC) și acoperire de acces la matrice plus acoperire funcțională inspirată de SystemVerilog cu suport pentru grupuri de acoperire, puncte de acoperire, coșuri și încrucișări.

Catapult Formal Verification Tools

Găsiți formal greșeli, ambiguități și probleme de proiectare a problemelor sau greșeli de constrângere a utilizatorului la începutul procesului HLS. Chiar și cu diferențe de sincronizare și interfețe, Catapult Formal permite verificarea și un flux de închidere a acoperirii.

SLEC System

Verificați corectitudinea RTL față de modelele dvs. de nivel înalt folosind SLEC. Permite dovada că specificația și implementarea sunt identice, în ciuda diferențelor de limbaj, sincronizare sau abstractizare.

Verificare la nivel înalt

Questa HL-SystemC

Verificarea proiectării la nivel înalt cu expansiunea Questa HL-SYC ajută la eliminarea problemelor înainte de sinteză, începând verificarea mai devreme în flux.