Analise os melhores cenários de particionamento do design com base no objetivo do designer. Análise de viabilidade da RTL para eliminar problemas físicos desde o início. Estime o PPA na RTL e gere uma planta inicial. Gere garantias para todas as ferramentas downstream.
O Gencellicon Chip Planner é a primeira ferramenta de deslocamento para a esquerda que permite aos designers obter uma visão profunda da viabilidade de implementação física do seu design em fases muito iniciais sem depender das ferramentas de implementação tradicionais. Os designers podem explorar vários cenários de planta com base em métricas identificadas, com a capacidade de realizar análises hipotéticas, selecionando o cenário mais eficiente para a implementação.
O planeador de chips foi concebido para fornecer a capacidade de explorar a RTL e sugerir várias opções de particionamento com base nos critérios escolhidos. As novas repartições RTL terão o SDC correspondente gerado automaticamente.
O Chip Planner fornece uma visão antecipada da implementação física do projeto e fornece análises hipetivas para os designers para fazer as melhores escolhas possíveis de planta, selecionando uma das muitas plantas geradas automaticamente.
A verificação exclusiva da planta do Chip Planner permite que os projetistas validem as plantas em relação ao conjunto exaustivo de regras da descrição do projeto real para verificar se há inconsistências entre o RTL, a planta, a colocação do porto e o encaminhamento.