Projeto e verificação de DDRx

As interfaces DDR contêm vários grupos de sinais, cada um com requisitos exclusivos de qualidade de sinal. Eles também têm relações de tempo relativo entre grupos de sinais que precisam ser satisfeitas. Todos os sinais em todos os grupos precisam ser analisados para garantir que o design funcione conforme o esperado. Na imagem mostrada aqui, há mais de 64 sinais, incluindo relógio, comando/endereço, dados, estroboscópio de dados e status. Um problema de qualidade de sinal ou de temporização com qualquer sinal único tem o potencial de tornar toda a interface inoperável.

Felizmente, as interfaces DDR estão associadas às especificações JEDEC que documentam os requisitos da interface, mas somente para o lado DRAM da interface. O JEDEC não especifica os requisitos de tempo ou sinal de E/S do controlador, portanto, controladores diferentes terão comportamentos exclusivos que devem ser levados em consideração durante a análise. Por exemplo, os controladores podem realizar a desdistorção em uma interface, byte, nibble ou bit individual, ou nem um pouco.

Garantir que uma interface funcione exige garantir que a qualidade do sinal e os requisitos de tempo sejam atendidos para todos os sinais e relacionamentos entre grupos, incluindo comportamentos específicos do controlador. Isso requer a simulação de todos os sinais e o pós-processamento dos dados da forma de onda para extrair medidas oculares e interconectar os tempos de voo para uso durante os cálculos de tempo. Realizar essa análise para uma interface DDR completa é difícil, pois há dezenas de sinais envolvidos. Idealmente, essa análise deve ser totalmente automatizada, devido à complexidade e ao número de etapas de análise envolvidas.

Uma vez definida uma estratégia de roteamento adequada, as restrições podem ser capturadas graficamente e automaticamente inseridas no layout.

A análise de pré-layout define um conjunto de diretrizes de layout que devem permitir que um sistema funcione adequadamente, se a exploração do pré-layout for abrangente e as regras de layout forem completamente seguidas. A verificação pós-layout analisa o comportamento do design conforme ele foi realmente definido, detectando casos em que as diretrizes não foram seguidas corretamente ou simplesmente não foram abrangentes o suficiente.

Ambas as formas de análise são importantes. A exploração do pré-layout ajuda a otimizar os esforços de layout e evitar o retrabalho excessivo. A verificação pós-layout ajuda a garantir que o design esteja pronto para a verificação do protótipo e não contenha problemas que o façam falhar no laboratório, onde a depuração, a atualização e a refabricação são demoradas e caras.

A exploração do pré-layout estabelece expectativas de como o design funcionará e quais serão as margens operacionais. A verificação pós-layout precisa realizar o mesmo processo analítico e relatar os resultados da mesma forma que a exploração do pré-layout, para que os dois conjuntos de resultados possam ser facilmente comparados. Idealmente, o processo de análise deve ser totalmente automatizado, devido à complexidade e ao número de etapas do processo. É exatamente isso que a análise DDR do HyperLynx faz - use o mesmo fluxo de análise automatizado que relata os mesmos resultados no mesmo formato - para que quaisquer problemas que surjam durante o layout possam ser rapidamente isolados e resolvidos.

A análise DDR de interface completa é um processo complexo, específico do protocolo e do dispositivo. O processo analítico exato, as medições da forma de onda e o cálculo do tempo diferem com base na tecnologia DRAM e no controlador que estão sendo usados. O HyperLynx compreende os requisitos de protocolo para as tecnologias DDR-2,3,4,5 e LPDDR-2,3,4,5, incluindo memórias DDR5 em buffer (registradas). O HyperLynx usa uma combinação de modelos de temporização e opções de configuração do assistente de análise para estabelecer os recursos do controlador e como configurar a análise. Os recursos do Controller especificados pelo assistente de análise incluem temporização de endereço 1T/2T, nivelamento de leitura e gravação, configuração dinâmica de terminação, recursos de desdistorção de DQ/DQS e muito mais.

À medida que as taxas de dados aumentam, as interações entre os sinais e a Power Delivery Network (PDN) se tornam mais importantes e podem consumir uma parte significativa da margem operacional disponível do projeto. A modelagem desses efeitos requer um modelo de simulação preciso para a rede combinada de fornecimento de sinal/energia. A análise DDR do HyperLynx é perfeitamente integrada ao solucionador híbrido HyperLynx Advanced Solvers para gerar esses modelos de simulação. Com a análise Power-Aware, os efeitos de caminhos de retorno de sinal não ideais, compartilhamento de corrente do caminho de retorno e ruído de comutação simultâneo podem ser incluídos ou excluídos seletivamente da análise, permitindo que a magnitude de seu impacto nas margens operacionais seja quantificada.

A memória DDR5 representa um capítulo totalmente novo na modelagem e simulação de DDR, devido à inclusão de circuitos de equalização nos receptores de dispositivos. Isso requer uma nova geração de modelos e técnicas de simulação DDR5 (IBIS-AMI). Além disso, o DDR5 exige o cálculo das margens dos olhos nas probabilidades de 1e-16, o que não é possível com as técnicas convencionais de simulação DDR. O HyperLynx oferece suporte total aos modelos de simulação DDR5 IBIS-AMI com os recursos mais recentes e oferece suporte a vários métodos de simulação para fornecer diferentes compensações entre velocidade e precisão da simulação. O HyperLynx também permite que os modelos IBIS-AMI sejam usados com drivers analógicos de extremidade única que têm impedâncias de subida/descida e taxas de borda variadas - algo que não faz parte nativamente da especificação IBIS-AMI em si.