Uma pessoa está em frente a uma tela grande exibindo um design abstrato colorido.

Tessent Advanced DFT

Tessent BoundaryScan

O Tessent BoundaryScan é uma solução completa para geração e integração automatizadas de infraestrutura de teste no chip, escaneamento de limites e porta de acesso de teste.

Por que o Tessent BoundaryScan?

A lógica do Tessent BoundaryScan pode ser acessada durante toda a vida útil do IC, incluindo testes de fabricação em todos os níveis de embalagem, depuração de silício e verificação do sistema para detectar defeitos antes do envio, reduzindo os custos de suporte de campo e aumentando a satisfação do cliente.

Integração completa do escaneamento de limites e do controlador TAP

Gera e integra automaticamente o código RTL para o controlador TAP e as células de varredura de limite no RTL de design. Gera scripts para síntese lógica, bancadas de teste de simulação e padrões de teste para testes de fabricação.

Suporta vários formatos

O Tessent Boundary Scan suporta células de escaneamento de limite personalizadas IEEE 1149.1 e teste de E/S sem contato e tem uma opção para suporte de escaneamento de limite 1149.6.

Interoperabilidade IEEE 1687 IJTAG

Conecta automaticamente redes e instrumentos IJTAG ao controlador TAP recém-inserido e gera os arquivos resultantes do idioma de conectividade do instrumento. Os testes de E/S são gerados no formato Procedural Description Language (PDL).

Saiba mais

Apresentação

Escaneamento de limite incorporado Tessent

Este vídeo mostra o fluxo de implementação do Tessent Boundary Scan (1149.1) no nível superior e do Tessent Embedded Boundary Scan no nível do bloco físico no Tessent Shell.

Diagrama da placa de circuito com blocos coloridos e linhas de conexão representando componentes eletrônicos e caminhos.

Descrição do idioma de conversão do Boundary Scan

Em menos de cinco minutos, o vídeo mostra como usar o Tessent IJTAG para converter facilmente um arquivo BSDL (Boundary Scan Description Language) em seu equivalente de arquivo ICL (Instrument Connectivity Language).

Um diagrama mostrando o uso da varredura de limite para geração automática de padrões de teste.

Visão geral da tecnologia

Uso da cadeia de varredura limite durante o ATPG

Este vídeo demonstra o uso da varredura de limite como cadeia comprimida ou não comprimida durante o ATPG, de forma que todos os pinos do dispositivo em teste (DUT) não precisem ser contatados.

Pessoas analisando o gráfico de aprendizado de máquina ou aprendizado profundo

Caminho de aprendizagem

Tessent Training > Tessent Integrated Flow

Aprenda a implementar MBIST, BoundaryScan, IJTAG, Scan Insertion e TestKompress em seu projeto para obter alta qualidade de teste usando várias ferramentas Tessent.