ReqTracer

Neste webinar, você aprenderá como implementar asserções simultâneas usando SystemVerilog Assertions (SVA) e obterá uma compreensão mais profunda de como elas podem complementar suas metodologias de verificação existentes.

Harry Foster destaca as principais descobertas do Estudo de Verificação Funcional do Wilson Research Group de 2022 e fornece sua interpretação e análise por trás das tendências emergentes atuais em design e verificação de ASIC e FPGA.

Neste webinar, você aprenderá como o UVM Framework e o Questa Verification IP permitem

criação do testbench em um dia para que a equipe possa se concentrar na criação de testes e fechar a cobertura.

Neste webinar, examinaremos maneiras de criar bancos de teste poderosos e reutilizáveis ocultando os sinais e fornecendo aos redatores de testes um proxy que permita que eles comecem a escrever testes imediatamente.

Neste webinar, você aprenderá a criar transações e classes de componentes do testbench que são facilmente depuradas e reutilizadas. Regras adicionais são mostradas para o código SystemVerilog para evitar bugs comuns.

Neste webinar, você aprenderá que o SystemVerilog tem muitos tipos dinâmicos de dados e matrizes. Você verá quais escolher para placares, memórias esparsas, matrizes de hash, bancos de teste e muito mais.

Neste webinar, saiba como modelar registros de hardware até o nível de bits ou criar tipos de dados complexos que contenham uma mistura de elementos diferentes, como lógica de 4 estados, números inteiros de 2 estados, números reais e tipos enumerados.

Neste webinar, você aprenderá como criar classes para transações UVM, também conhecidas como itens de sequência. Você também verá onde eles são criados e usados em um banco de testes e com qual classe você deve começar.

Neste webinar, você aprenderá a criar classes para sequências UVM, contendo uma ou mais transações, como uma classe de teste inicia uma sequência e como as transações fluem de e para a sequência para o resto do testbench.

Neste webinar, você aprenderá os dois problemas mais comuns quando os resultados do solucionador de restrições não correspondem à sua intenção: como as regras de avaliação de expressões do Verilog se aplicam e o efeito que a probabilidade tem na escolha dos valores da solução.

Neste webinar, você aprenderá as mudanças no UVM 1800.2 em relação ao UVM 1.2 e 1.1d para que possa se preparar para adotar o novo Padrão. Abordaremos as principais adições no UVM 1800.2 e o que está no novo livro de receitas do UVM.