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C++/SystemC Synthesis
Um fluxo HLS abrangente usando C ++ ou SystemC como entrada de design e direcionando de forma ideal as implementações de ASIC, eFPGA ou FPGA ajustadas para frequência e tecnologia de destino.
Síntese e verificação de alto nível
A plataforma de síntese de alto nível (HLS) e verificação (HLV) da Siemens melhora seu projeto e fluxo de verificação de ASIC e FPGA quando comparada à RTL tradicional. O uso de C ++ ou SystemC Catapult oferece resultados de alta qualidade em desempenho, potência e área, além de soluções exclusivas de HLV.
TENDÊNCIAS E TECNOLOGIAS
O design e a verificação de RTL são muito lentos e caros
A produtividade da RTL, especialmente para blocos novos e complexos de valor agregado, estagnou. Os desafios de design e verificação de criar arquiteturas novas e inovadoras que oferecem vantagens em silício para processamento sem fio, 5G, IA/ML, automotivo ou de vídeo/imagem não estão facilitando a vida das equipes de design.
Exploração da arquitetura
Seu hardware terá o desempenho do sistema limitado? Você escolheu a arquitetura de memória fundamental correta? Ou você só descobriu durante a integração do sistema? A síntese de alto nível acelera a exploração do espaço de design.
Desempenho e área de energia ideais
É difícil oferecer um equilíbrio ideal de desempenho, potência e área para suas necessidades de projeto. Muito pouco desempenho, muita energia ou muita área e você pode perder um ciclo do produto. Aproveite o HLS para projetar melhor e mais rápido.
Você ainda está depurando o RTL?
Descobrir bugs no final da RTL significa oportunidades perdidas, menos concorrência em silício, redução de atrasos e dores de cabeça para o ECO. O projeto e a verificação do Catapult HLS oferecem designs RTL corretos na primeira vez, com custo reduzido de servidor e ferramenta.
SEMINÁRIO VIRTUAL DE HLS
Clientes da Catapult discutem o uso real do HLS
Nos últimos anos, houve uma explosão na adoção do HLS para design de chips, impulsionada pelo aumento da complexidade do projeto e da verificação, bem como pelas pressões de tempo de lançamento no mercado. O Catapult HLS permite que os designers coloquem seus chips no mercado mais rapidamente, reduzindo o fluxo geral de design e verificação.
Catapult High-Level Synthesis Solutions
As soluções Catapult High-Level Synthesis oferecem suporte às linguagens C ++ e SystemC, independência de FPGA e ASIC, estimativa e otimização de potência ASIC, além do que há de mais moderno em áreas multi-VT fisicamente conscientes e otimização de desempenho para elevar seus projetos.
Catapult High-Level Verification Solutions
Acelere seu fluxo de verificação de alto nível (HLV) com métodos conhecidos e confiáveis usando a plataforma Catapult HLV. Reduza o tempo e os custos gerais da verificação de SoC em até 80%, aproveitando a verificação de design de alto nível, a cobertura de código/funcional e os métodos estáticos e formais.
Biblioteca de recursos
Síntese de alto nível da catapulta
Descubra como a plataforma de síntese e verificação de alto nível Catapult permite que você faça mais e melhor. Saiba mais sobre IA/ML, aprendizado profundo, visão computacional, comunicações, vídeo e muito mais. As ferramentas de síntese e verificação de alto nível (HLS e HLV) da Siemens oferecem a vantagem competitiva de que você precisa.
