Visão geral
Projeto de circuito
Um fluxo de projeto analógico de sinal misto que fornece captura de projeto, configuração de simulação, lançamento e verificação de análise de resultados.<br/><br/>
Características principais
Captura personalizada de design de IC
O S-Edit aumenta a produtividade ao lidar com os projetos de IC mais complexos. Depois que o esquema for criado, as execuções de simulação analógica mista necessárias podem ser configuradas, iniciadas e os resultados analisados. Em seguida, o layout esquemático pode ser usado para conduzir o processo de layout.
Lida com seus designs totalmente personalizados mais complexos
- Nativo no OpenAccess
- Várias visualizações por célula para oferecer suporte ao design analógico de sinais mistos, incluindo: visualizações SPICE, schematic, Verilog, Verilog-A, layout, Verilog-AMS, VHDL e VHDL-AMS
- Acelera o processo esquemático ao layout por meio de SDL e ECO
- Suportado por mais de 180 PDKs de mais de 30 fundições
- Totalmente programável e expansível usando a linguagem de comando Tcl/tk
Ambiente de captura esquemática completo
- Suporte avançado de array e barramento
- Suporte para conexões herdadas
- Compare dois esquemas e exiba visualmente as diferenças
- Teste cruzado entre o esquema, o layout e o relatório Calibre LVS com destaque para rede/dispositivo
- Verificações esquemáticas de regras elétricas (ERC) configuráveis
- Integração com ferramentas de controle de revisão
- Disponível em Linux e Windows
Configuração da simulação, lançamento e visualização dos resultados
- Veja rapidamente o status da simulação de aprovação/reprovação de todas as execuções de simulação
- Anote novamente os resultados da simulação DC OP e os parâmetros de sinal pequeno AC para dispositivos diretamente no esquema
- Vários bancos de teste podem ser definidos para diferentes conjuntos de simulações, análises ou simuladores.
- Configure facilmente varreduras, curvas, Monte Carlo e outras análises
- Acompanhe e agregue todas as medidas de simulação de um projeto
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