Biblioteca de recursos de síntese de alto nível Catapult

Esta palestra mostrará como o HLS pode ser usado para criar e avaliar rapidamente várias implementações de RTL para um acelerador de IA a partir de uma única descrição algorítmica.

Fluxo de design, incluindo co-design de HW/SW e HLS, que permite aos desenvolvedores migrar funções de computação intensiva do SW executado em um processador incorporado para um acelerador baseado em HW como um periférico baseado em barramento fracamente acoplado.

A adoção do HLS para o design de chips é impulsionada pelo aumento da complexidade do projeto e da verificação e pelas pressões do tempo de lançamento no mercado. O HLS permite que os projetistas coloquem seus chips no mercado mais rapidamente, reduzindo o fluxo geral de design e verificação.

Esta sessão mostra como criar diferentes tipos de aceleradores usando HLS e como integrá-los aos designs de processadores RISC-V. O algoritmo de inferência de IA e um algoritmo de criptografia serão usados como exemplos.

Este artigo descreve o projeto e a implantação, em grande escala, de um novo acelerador voltado para a transcodificação de vídeo em escala de armazém. O fluxo de design de hardware de última geração adotado no desenvolvimento do VCU usou o Catapult. Consulte a seção 3.4.

Esse plano de aprendizado de treinamento sob demanda apresenta aos engenheiros C ++, HLS e o uso do Catapult para design de hardware.

Esse plano de aprendizado de treinamento sob demanda apresenta aos usuários os conceitos de design necessários para o design, depuração e verificação do HLS usando o SystemC e a biblioteca MatchLib.

Esse caminho de aprendizado apresenta aos usuários o fluxo Catapult HLV, permitindo a verificação funcional rigorosa da fonte de alto nível usando técnicas conhecidas e confiáveis.

Fluxo de design, incluindo co-design de HW/SW e HLS, que permite aos desenvolvedores migrar funções de computação intensiva do SW executado em um processador incorporado para um acelerador baseado em HW como um periférico baseado em barramento fracamente acoplado.

A adoção do HLS para o design de chips é impulsionada pelo aumento da complexidade do projeto e da verificação e pelas pressões do tempo de lançamento no mercado. O HLS permite que os projetistas coloquem seus chips no mercado mais rapidamente, reduzindo o fluxo geral de design e verificação.

Este seminário usa um acelerador de IA/ML baseado em AXI para demonstrar como o HLS pode passar rapidamente de um algoritmo para um design baseado em C, análise de desempenho em nível de sistema e verificação abrangente com fechamento de cobertura RTL.

Introdução e detalhes técnicos para entender como o HLS explora com rapidez e precisão a potência/desempenho de seus algoritmos, acesse rapidamente as implementações de FPGA para criar demonstradores/protótipos e muito mais.

Este seminário técnico de 8 partes foi desenvolvido para aqueles que sabem muito pouco sobre o HLS e aqueles familiarizados com seus conceitos, mas querem exemplos reais de aplicá-lo à visão computacional e à implementação de aprendizado profundo.

A série de vídeos a seguir fornece uma introdução ao design de aceleradores de ML simples usando HLS.

Esta série de 5 partes fornece um passo a passo de como usar o Catapult Design Analyzer para analisar e visualizar os resultados da síntese, identificar automaticamente erros de estilo de codificação e identificar gargalos de otimização.

Esta série de vídeos de 9 partes fornece um passo a passo do que é necessário para levar um algoritmo de ponto flutuante C ++ até a RTL otimizada usando a síntese de alto nível Catapult.