Combinada com uma variedade dos melhores mecanismos da categoria, essa poderosa abordagem de verificação permite a busca de bugs, a verificação limitada e estratégias completas. O SLEC foi projetado para complementar a verificação típica baseada em simulação e é integrado a ferramentas de depuração, como o Siemens EDA Visualizer, para entender falsificações.
Verificação formal de C++/SystemC/RTL
Quando os designers movem descrições de alto nível para RTL ou fazem otimizações de potência para RTL, eles precisam saber se o resultado é funcionalmente equivalente ao original. Os motores SLEC oferecem soluções para síntese manual de alto nível (gerada por catapulta) e verificação de equivalência RTL com potência otimizada.
Treinamento sob demanda em Catapult
A biblioteca de treinamento sob demanda Catapult High-Level Synthesis (HLS) contém um conjunto de caminhos de aprendizado com módulos para apresentar aos engenheiros o HLS e a verificação de alto nível.
Grupo de síntese e verificação de alto nível
Um grupo para discutir os pontos mais delicados do projeto e da verificação usando as ferramentas Siemens EDA HLS e HLV. Participe da discussão sobre novos tópicos, recursos, conteúdo e especialistas técnicos.
Libras HLS
Um conjunto gratuito e aberto de bibliotecas implementado em C ++ padrão para design de hardware e software com precisão de bits. É uma comunidade aberta para troca de conhecimento e IP para HLS que pode ser usada para acelerar a pesquisa e o design.
Blog de design e verificação do HLS
Blog que aborda metodologias e técnicas de projeto e verificação de síntese de alto nível (HLS) de última geração.
Suporte de catapulta
Acesse documentação detalhada, lançamentos, recursos e muito mais.
Consultoria EDA
Ajudando você a alcançar o máximo impacto nos negócios, abordando desafios complexos de tecnologia e negócios com uma combinação única de experiência em desenvolvimento e design e expertise em metodologia.