Eventos de síntese e verificação de alto nível da Catapult

Crie o acelerador de inferência com maior eficiência energética para dispositivos de ponta, onde a vitória vai para a equipe que obtém a menor energia por inferência. Você precisará atender aos requisitos rigorosos de precisão e área para vencer.

Participe deste webinar e do HLS Summer Hackathon para transformar redes neurais Python em aceleradores RTL AI com Catapult AI NN, explorar as vantagens e desvantagens do PPA, integrar-se ao RISC-V e direcionar projetos de borda FPGA ou ASIC.

RISC-V: Adapte os processadores para desempenho/eficiência. Aprenda HLS para criar e integrar um coprocessador de inferência de palavras de ativação, comparando potência, desempenho e ganhos de área neste workshop.

O Edge AI precisa de eficiência energética e desempenho. Equilibre com hardware personalizado! Saiba como o HLS vai do Python ao hardware personalizado. Crie um acelerador de IA para inferência de palavras de alerta e meça os ganhos de potência/desempenho do HLS.

Descubra como os projetistas de eletrônicos podem usar o HLS para implantar aceleradores personalizados. Ao adaptar o acelerador a inferências específicas, ele pode superar as GPUs/TPUs prontas para uso, oferecendo menor consumo de energia.

Junte-se a nós em Munique, onde as sessões técnicas ministradas por colegas serão compartilhadas em uma variedade de tópicos para que você possa explorar novos conceitos ou se aprofundar em sua principal área de especialização.

Junte-se a nós em nosso evento na América do Norte, que é um ambiente dedicado à troca de ideias, informações e melhores práticas que permitem que você lidere sua função e alcance o sucesso com seus clientes.

Esta palestra descreverá como usar a Síntese de Alto Nível (HLS) para desenvolver aceleradores de IA personalizados, voltados para a tecnologia ASIC ou FPGA. Saiba como você pode implantar de forma prática a inferência de IA em seus sistemas periféricos.

Os sistemas embarcados exigem mais potência computacional do que os processadores podem fornecer. Os aceleradores de hardware oferecem uma solução. Esta sessão explora o HLS, transformando C++ em RTL para ASICS/FPGAs, com exemplos reais em ML e processamento de imagens.

Este workshop abordará a síntese de alto nível e seus benefícios na produção de aceleradores de hardware com rapidez e precisão. Abordaremos o design e a verificação passo a passo do algoritmo Wakeword usando o HLS.

Explore a arquitetura e a microarquitetura SoftMax para equilibrar desempenho, área e recursos para inferência de borda. Descubra fluxos de trabalho ágeis de design de FPGA para acompanhar a evolução dos algoritmos.

Esta sessão prática apresentará a Síntese de Alto Nível, uma tecnologia que converte uma função C++ em uma implementação de hardware. Você criará um coprocessador RISC-V e o integrará ao design do Rocket Core.

Descubra a síntese de alto nível e seus benefícios na produção rápida e precisa de aceleradores de hardware. Abordaremos o design e a verificação passo a passo do algoritmo Wake Word usando HLS.

Junte-se a nós para explorar os recursos da EDA AI e ver o que o futuro reserva. Discutiremos a grande visão de ter uma plataforma centralizada de IA EDA criada especificamente.

Este workshop abordará a síntese de alto nível e seus benefícios na produção de aceleradores de hardware com rapidez e precisão. Abordaremos o design e a verificação passo a passo do algoritmo Wakeword usando o HLS.

Obtenha informações valiosas sobre os desafios e as soluções da implantação do ML em hardware. Entenda como o HLS e o hls4ml simplificam o desenvolvimento de aceleradores de hardware baseados em redes neurais e são fundamentais para o futuro do setor.

O User2User é sua oportunidade de aprender, crescer e se conectar com outros especialistas técnicos que projetam produtos de ponta usando as ferramentas Siemens EDA.

Aprenda a usar o HLS para converter C++ em RTL para ASIC/FPGA, habilitando aceleradores personalizados. A sessão aborda as melhores práticas de HLS e exemplos reais em ML e processamento de imagens para sistemas embarcados.

Explore a síntese de alto nível para criar aceleradores de hardware de forma rápida e precisa. Abordaremos o design e a verificação de RTL com o algoritmo Wakeword e mostraremos o Catapult AI NN, estendendo o HLS ao Python para um desenvolvimento mais rápido de AI HW.

Junte-se a nós na DVCon US: participe de nossos pequenos workshops, almoços, trabalhos e sessões de pôsteres. Visite-nos no estande 301 para saber como a Siemens pode ajudá-lo a projetar um futuro mais inteligente com mais rapidez.

Visite a Siemens EDA para se concentrar em aplicações práticas de linguagens, ferramentas, metodologias e padrões para o projeto e verificação de sistemas eletrônicos e circuitos integrados para melhorar seus próprios fluxos.

Visite a Siemens EDA para se concentrar em aplicações práticas de linguagens, ferramentas, metodologias e padrões para o projeto e verificação de sistemas eletrônicos e circuitos integrados para melhorar seus próprios fluxos.

Venha ver a palestra de Ankur Gupta: Como a IA está redefinindo o design de semicondutores para o Edge
Terça-feira, 10 de setembro, às 11h15

A DVCon Taiwan é a principal conferência para engenheiros, pesquisadores e gerentes de projeto e verificação nas indústrias de semicondutores e EDA de Taiwan.

Visite a Siemens EDA para se concentrar em aplicações práticas de linguagens, ferramentas, metodologias e padrões para o projeto e verificação de sistemas eletrônicos e circuitos integrados para melhorar seus próprios fluxos.

Esta palestra mostrará como o HLS pode ser usado para criar e avaliar rapidamente várias implementações de RTL para um acelerador de IA a partir de uma única descrição algorítmica.

Visite os especialistas em automação de projeto eletrônico (EDA) da Siemens no DAC 2024, de 23 a 27 de junho de 2024, em São Francisco, Califórnia.

A demanda por potência computacional em sistemas embarcados continua crescendo. Mover funções para aceleradores de hardware é crucial. O HLS automatiza convertendo funções C++ em descrições de HW para ASICs ou FPGAs, aumentando a eficiência em IP e ML.

Participe de nosso tutorial informativo, almoço, workshops, trabalhos e sessões de pôsteres e visite nosso estande para saber como a Siemens pode ajudá-lo a projetar um futuro mais inteligente com mais rapidez.

Mostraremos como o HLS pode ser usado para migrar funções específicas da pilha 5G L1 do SW para o HW. O HLS pode permitir implantações práticas de 5G que, de outra forma, não seriam possíveis.

Esta aula prática fará com que os participantes desenvolvam um acelerador de inferência usando o HLS. Os participantes entenderão como criar um acelerador de inferência personalizado e os benefícios que ele pode trazer para um sistema embarcado.

Descubra visibilidade e insights incomparáveis sobre o comportamento funcional complexo do AI SoC da equipe Tessent Embedded Analytics da AIHW, além de aprender como aproveitar o poder da arquitetura RISC-V para projetos baseados em ASIC e FPGA.

Catapult e PowerPro tiveram muitas sessões este ano no DAC, com uma sessão da NVIDIA e outra da Telechips. Use os links sob demanda abaixo para conferir nossas apresentações no estande.

C.E.A. apresenta uma metodologia que une a estrutura DL de código aberto N2D2 e o Catapult HLS para ajudar a reduzir o processo de design de aceleradores de hardware, possibilitando acompanhar os novos algoritmos de IA.

A Telechips projetou o IP mestre AXI4 que atende às especificações completas do AXI4 usando C++ HLS, fornecendo acesso semelhante ao software aos blocos DMA, ao mesmo tempo em que alcança alto rendimento usando vários recursos excepcionais e intermitentes.

Gerenciando a complexidade da implementação de um codificador HEVC (Kvazaar) em FPGA com Catapult HLS

O Dr. Panu Sjövall esclarecerá como eles conseguiram implementar seu codificador intra HEVC em tempo real incorporado em HW com Catapult HLS.

Este webinar apresenta uma metodologia de quantização simples e robusta com base na análise da faixa de valores.

A síntese de alto nível foi um tópico bastante popular na U2U na América do Norte e na Europa. Confira todas as nossas sessões U2U de 2023.

No nível IP, um ISP foi criado em um ano usando o Catapult, uma tarefa que teria sido impossível usando o RTL tradicional. Para reduzir a dependência da experiência do designer, introduzimos uma ferramenta DSE assistida por IA.

Saiba mais sobre o webinar “Melhorias arquitetônicas para segurança funcional e de baixo consumo de energia dos aceleradores Dataflow CNN usando HLS”.

Saiba como C ++ e SystemC/MatchLib HLS são mais do que apenas converter SystemC em RTL. Abordaremos a escolha do idioma, a exploração da arquitetura, a estimativa de potência e a otimização, que funcionam para oferecer RTL competitivo de forma rápida e barata.

Fluxo de design, incluindo co-design de HW/SW e HLS, que permite aos desenvolvedores migrar funções de computação intensiva do SW executado em um processador incorporado para um acelerador baseado em HW como um periférico baseado em barramento fracamente acoplado.

Saiba como você pode usar a síntese de alto nível para passar do Python para o RTL sintetizável e implantar um acelerador de IA personalizado com mais rapidez e facilidade do que você imaginava ser possível.

Cornell introduz HiSparse: acelerador na multiplicação de vetores densos de matriz esparsa. Usando a implementação e a simulação do HLS, seus aceleradores esparsos oferecem uma aceleração promissora com maior largura de banda e eficiência energética.

O FNAL demonstra que um modelo de autoencoder NN pode ser implementado em um ASIC tolerante à radiação para realizar compressão de dados com perdas. Isso alivia o problema de transmissão de dados e preserva as informações críticas do perfil de energia do detector.

Os padrões 5G abrem o mundo do desenvolvimento de hardware para qualquer pessoa que possa criar os melhores produtos econômicos. Catapult, Questa e Veloce permitem soluções de design e verificação integradas e confiáveis para o design de sistemas 5G.

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Neste webinar, compartilharemos esse novo modelo de design de hardware baseado em dados que produz hardware e software dramaticamente melhores — totalmente otimizados para aplicações específicas.

Este tutorial demonstrará a transformação do algoritmo HLS em um exemplo de algoritmo, de uma implementação completa de software para uma implementação eficiente e de alto desempenho com uma combinação de elementos de hardware e software.

Visão geral do que é o HLS e como ele pode ser usado para criar aceleradores específicos de aplicativos. Ele mostrará como esses aceleradores podem ser integrados a um sistema baseado em processador do ponto de vista de hardware e software.

O HLS possibilita um verdadeiro co-design de HW/SW ao permitir um particionamento preciso
exploração e troca de funcionalidades entre o acelerador de SW e HW para
otimize o tráfego de ônibus, a utilização da memória e a carga do processador.

A adoção do HLS para o design de chips é impulsionada pelo aumento da complexidade do projeto e da verificação e pelas pressões do tempo de lançamento no mercado. O HLS permite que os projetistas coloquem seus chips no mercado mais rapidamente, reduzindo o fluxo geral de design e verificação.

Esta palestra explorará como o HLS pode ser usado para fornecer os dados necessários para tomar decisões críticas de compensação de design e abordará como o HLS pode permitir a verificação do sistema em um fluxo MBSE e como o HLS pode mitigar os riscos da cadeia de suprimentos.

Para entender qual fluxo Catapult HLS é mais adequado às nossas necessidades na JPL-NASA, implementamos o núcleo de processamento de imagem do Harris Corner Detector em C ++ não cronometrado e SystemC cronometrado. As lições aprendidas em cada fluxo serão apresentadas.

Este tutorial abordará a questão da qualidade do design a partir de uma perspectiva única.

Este workshop mostrará o exemplo de design executado em diferentes níveis de abstração, explorando os diferentes objetivos de verificação que podem ser alcançados em cada estágio do processo de design.

Harvard esclarece sua metodologia ágil de co-design e co-verificação de hardware de algoritmo e hardware, powered by High-Level Synthesis, que lhes permitiu reduzir os esforços de design de VLSI de front-end em ordens de magnitude.

Esta sessão mostrará como criar diferentes tipos de aceleradores usando HLS e como integrá-los aos designs de processadores RISC-V. O algoritmo de inferência de IA e um algoritmo de criptografia serão usados como exemplos.

A implantação de um algoritmo em hardware requer uma compreensão do algoritmo e de suas dependências de dados. Descreveremos uma forma automatizada de obter esses insights a partir de uma descrição em C++ com um caminho automatizado para RTL por meio do HLS.

A implantação de um algoritmo em hardware requer uma compreensão do algoritmo e de suas dependências de dados. Descreveremos uma forma automatizada de obter esses insights a partir de uma descrição em C++ com um caminho automatizado para RTL por meio do HLS.

Este webinar demonstra como é possível obter uma verificação abrangente com mais rapidez em um nível mais alto de abstração, mas ainda aplicar técnicas de verificação RTL conhecidas e confiáveis.

A apresentação fornecerá uma visão geral técnica de alto nível da plataforma Catapult HLS que você pode usar em seus projetos futuros para acelerar seu processo de desenvolvimento.

Nesta mesa redonda, discutiremos algumas abordagens interessantes do codesign de HW/SW e os prós e contras dessas abordagens. Apresentado por Anoop Saha e Russell Klein, da Siemens, e acompanhado por Thierry Tambe, da Universidade de Harvard.

Esta palestra se concentrará no silício de ponta e nas opções de design que ajudam na implantação de poderosos algoritmos de aprendizado de máquina em pequenos hardwares de baixo custo e baixo consumo de energia.

A IA está pronta para se tornar onipresente em sistemas embarcados. Saiba como a inferência pode ser implantada de forma eficaz em dispositivos de baixo consumo de energia e com restrições computacionais, sem a necessidade de levar um cabo de extensão muito longo.

Palestra sobre tecnologias facilitadoras — do HLS ao codesign de hardware e software, cobrindo o passado, o presente e o futuro do processo de design de silício, as interrupções e as últimas tendências tecnológicas.