Síntese e verificação de alto nível da catapulta

Catapult tem o mais amplo portfólio de soluções de design de hardware para Síntese de Alto Nível (HLS) baseada em C ++ e SystemC. O modo multi-VT fisicamente consciente da Catapult, com estimativa e otimização de baixa potência, além de uma variedade de soluções líderes de verificação, tornam o Catapult HLS mais do que apenas “C a RTL”.

Próximos eventos de HLS e HLV Biblioteca de recursos HLS e HLV

Catapulta High-Level Synthesis Solutions

As soluções Catapult High-Level Synthesis oferecem suporte às linguagens C ++ e SystemC, independência de FPGA e ASIC, estimativa e otimização de potência ASIC, além do que há de mais moderno em áreas multi-VT fisicamente conscientes e otimização de desempenho para elevar seus projetos.

C++/SystemC Synthesis

Um fluxo HLS abrangente usando C ++ ou SystemC como entrada de design e direcionando de forma ideal as implementações de ASIC, eFPGA ou FPGA ajustadas para frequência e tecnologia de destino.

Soluções de baixo consumo de energia

Quando se trata de projeto inicial, exploração espacial, estimativa de potência e otimização para ASIC RTL de baixa potência, o Catapult gera RTL altamente eficiente que é otimizado com nosso PowerPro tecnologia sob o capô.

Um gráfico vetorial de uma catapulta com peças rotuladas como 'Arm', 'Counterweight' e 'Trigger'.

Soluções de IA

Catapult AI aprimora o HLS para exploração acelerada de projetos, análise de quantização e desempenho, previsão de potência e área.

Catapulta High-Level Verification Solutions

Acelere seu fluxo de verificação de alto nível (HLV) com métodos conhecidos e confiáveis usando a plataforma Catapult HLV. Reduza o tempo e os custos gerais da verificação de SoC em até 80%, aproveitando a verificação de design de alto nível, a cobertura de código/funcional e os métodos estáticos e formais.

Catapult Coverage

Cobertura de código compatível com HLS, incluindo suporte para declaração, ramificação, condição, expressão (FEC) e cobertura de acesso a matrizes, além de cobertura funcional inspirada no SystemVerilog com suporte para grupos de cobertura, pontos de cobertura, compartimentos e cruzamentos.

Catapult Formal Verification Tools

Encontre formalmente erros, ambigüidades e problemas de design de problemas ou erros de restrição de usuário no início do processo de HLS. Mesmo com diferenças de tempo e interfaces, o Catapult Formal permite a verificação e um fluxo de fechamento de cobertura.

SLEC System

Verifique a exatidão do RTL em relação aos seus modelos de alto nível usando o SLEC. Comprovando que a especificação e a implementação são idênticas, apesar das diferenças de linguagem, tempo ou abstração.

Verificação de alto nível

Questa HL-SystemC

verificação de design de alto nível com a expansão Questa HL-SYC ajuda a eliminar problemas antes da síntese, iniciando a verificação mais cedo no fluxo.