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Imagem aproximada de um chip de computador.
Melhores práticas de embalagem de semicondutores

Planejamento e prototipagem integrados em nível de sistema

Pacotes multichiplet/ASIC com integração heterogênea precisam de planejamento inicial de montagem para que as metas de energia, desempenho, área e custo sejam alcançadas.

Planejamento e co-otimização da montagem de pacotes IC

Uma solução integrada de planejamento e prototipagem de pacotes de IC permite que arquitetos e projetistas construam e otimizem conjuntos completos de pacotes de IC para potência, desempenho, área e custo e forneçam um protótipo bem qualificado para implementação.

VÍDEO DE EMBALAGEM DE SEMICONDUTORES

Planejamento hierárquico de dispositivos

Este vídeo mostra como o planejamento hierárquico de dispositivos pode construir um chiplet/matriz que é então exportado como um dispositivo e uma planta baixa replicada em um substrato de silício.

Recursos integrados de planejamento em nível de sistema

Saiba mais sobre planejamento e prototipagem integrados de pacotes de IC em nível de sistema a partir do gerenciamento de conectividade do sistema, otimização de interconexão entre domínios e verificação de montagem 3D.

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Gerenciamento de conectividade
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Gerenciamento de conectividade do sistema

Construção e visualização da conectividade lógica em nível de sistema de projetos de pacotes IC de várias matrizes, vários componentes e vários substratos.

Imagem de interconexão entre domínios
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Otimização da interconexão entre domínios

Visualização do sistema como uma vista de planta baixa em planta baixa com conectividade. A otimização de conectividade baseada em regras pode ser executada por sinal, barramento ou interface. O roteamento de fuga pode ser facilmente incluído para impulsionar a otimização do sistema.

Calibre 3DStack
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Calibre 3DSTACK

Impulsionado pelo Xpedition Substrate Integrator, o 3DSTACK identifica de forma exclusiva geometrias por camada por matriz na montagem, permitindo a verificação precisa da montagem do LVS e a verificação geral.