ReqTracer

Podczas tego webinaru dowiesz się, jak wdrażać równoczesne twierdzenia za pomocą SystemVerilog Assertions (SVA) i zyskasz głębsze zrozumienie, w jaki sposób mogą one uzupełniać istniejące metodologie weryfikacji.

Harry Foster podkreśla kluczowe ustalenia z badania weryfikacji funkcjonalnej grupy badawczej Wilson w 2022 r. oraz przedstawia swoją interpretację i analizę współczesnych pojawiających się trendów w projektowaniu i weryfikacji ASIC i FPGA.

Podczas tego webinaru dowiesz się, jak umożliwia UVM Framework i Questa Verification IP

tworzenie stanowiska testowego w ciągu jednego dnia, aby zespół mógł skupić się na tworzeniu testów i zamykaniu zasięgu.

Podczas tego webinaru przeanalizujemy sposoby tworzenia potężnych stanowisk testowych wielokrotnego użytku, ukrywając sygnały i dostarczając autorom testów proxy, który pozwala im natychmiast rozpocząć pisanie testów.

Podczas tego webinaru dowiesz się, jak tworzyć transakcje testbench i klasy komponentów, które można łatwo debugować i ponownie wykorzystać. Dodatkowe reguły są wyświetlane dla kodu SystemVerilog, aby zapobiec typowym błędom.

Podczas tego webinaru dowiesz się, że SystemVerilog ma wiele dynamicznych typów danych i tablic. Zostanie wyświetlone, które z nich wybrać dla tablic wyników, rzadkich pamięci, macierzy skrótów, stanowisk testowych i innych.

Podczas tego webinaru dowiesz się, jak modelować rejestry sprzętowe do poziomu bitów lub budować złożone typy danych zawierające mieszankę różnych elementów, takich jak logika 4-stanowa, 2-stanowe liczby całkowite, liczby rzeczywiste i typy wyliczone.

Podczas tego webinaru dowiesz się, jak tworzyć klasy dla transakcji UVM, znane również jako elementy sekwencji. Zostanie również pokazane, gdzie są one tworzone i używane w testbenchu, i od jakiej klasy powinieneś zacząć.

W tym webinarium nauczysz się tworzyć klasy dla sekwencji UVM, zawierające jedną lub więcej transakcji, jak klasa testowa rozpoczyna sekwencję i jak transakcje przepływają do i z sekwencji do reszty testbenchu.

Podczas tego webinaru poznasz dwa najczęstsze problemy, w których wyniki rozwiązywania ograniczeń nie pasują do twoich intencji: jak mają zastosowanie reguły oceny wyrażeń Verilog i wpływ prawdopodobieństwa na wybór wartości rozwiązania.

Podczas tego webinaru poznasz zmiany w UVM 1800.2 z UVM 1.2 i 1.1d, abyś mógł być przygotowany na przyjęcie nowego standardu. Omówimy kluczowe dodatki w UVM 1800.2 i to, co znajduje się w nowej książce kucharskiej UVM.