Środowisko Visualizer Debug Environment

Podczas tego webinaru dowiesz się, w jaki sposób debugowanie przebiegu, debugowanie źródła i łączności dla Verilog i VHDL są ściśle zintegrowane z debugowaniem klasy i UVM, z przeglądaniem transakcji, obsługując środowiska SystemVerilog, SystemC, C ++ i C.

Podczas tego webinaru dowiesz się, jak radzić sobie ze złożonymi wyzwaniami w testbenchu UVM w Post (klasa w kształcie fali, widok schematyczny), trybie LiveSim (punkty przerwania) i szybciej znajdować podstawową przyczynę dzięki automatycznemu śledzeniu przyczynowości czasowej.

Podczas tego webinaru dowiesz się, że po zintegrowaniu debugowania oprogramowania i sprzętu zdarzenia można śledzić od oprogramowania do sprzętu i z powrotem w SoC, oszczędzając czas i ulepszając techniki debugowania oprogramowania wbudowanego.

Podczas tego webinaru dowiesz się, że możesz analizować i debugować problemy z pokryciem za pomocą dostępnych danych projektu i przebiegu, znajdować odkryte elementy za pomocą kodu i zasięgu funkcjonalnego, naprawiając je w trybie debugowania zasięgu.

W tym webinarium skupimy się na debugowaniu z symulacją na żywo (interaktywnym), obejmującym techniki takie jak: ustawianie punktów przerwania i przechodzenie przez kod źródłowy, używanie stosu połączeń do zrozumienia bieżącego wątku wykonania.




.

Podczas tego webinaru zapoznasz się ze środowiskiem debugowania wizualizatora dla VHDL i UVM, podczas nauki; debugowanie przebiegu i kodu źródłowego, śledzenie sterownika i x-tracing, debugowanie symulacji post i na żywo oraz debugowanie UVM.

.

Podczas tego webinaru zapoznasz się ze środowiskiem debugowania wizualizatora dla Verilog i UVM, podczas nauki; debugowanie kształtu fali i kodu źródłowego, śledzenie sterowników i x-tracing, debugowanie symulacji post i live oraz debug UVM.

.

Podczas tego webinaru dowiesz się, że Visualizer zapewnia widoczność UVM we wszystkich oknach, w tym w oknie fal, oknie kodu źródłowego, oknie zegarka. Punkty przerwania mogą być
zestaw, w tym warunkowy i na podstawie instancji.

Podczas tego webinaru dowiesz się, jak utworzyć/aktualizować kod UVM, aby nagrywanie transakcji było użyteczne, Debugowanie transakcji w oknie Wave - kolorowanie, wyszukiwanie itp. oraz przykład z przykładowym kodem UVMF.

W tym webinarium odpowiemy na dziewięć najważniejszych pytań dotyczących debugowania niskiej mocy w projekcie, w tym; dlaczego debugowanie niskiej mocy jest tak skomplikowane, czy izolacja i retencja działają poprawnie i jak sprawdzasz zamiar zasilania.

Podczas tego webinaru dowiesz się, jak poruszać się po złożonych środowiskach UVM, szybko znaleźć drogę po kodzie, jednocześnie rozwiązując 10 typowych problemów z wyświetlaniem UVM z config_db, fabryką i wykonywaniem sekwencji.

Podczas tego webinaru dzielimy się krytycznym spojrzeniem na przeszłe, obecne i przyszłe wyzwania związane z debugowaniem, badając sytuacje w świecie rzeczywistym (z lat doświadczenia) w projektowaniu i weryfikacji SoC, opisując najnowocześniejsze techniki.

Podczas tego webinaru dowiesz się, jak nowoczesne debugowanie rozwiązuje typowe wyzwania, w tym; produktywna metodologia debugowania, ściganie sterowników w symulacji, debugowanie UVM, projekt zarządzany mocą i debugowanie długiej emulacji.

Podczas tego webinaru dowiesz się, jak korzystać z najlepszych metod weryfikacji zarówno starej, jak i nowej szkoły (UVM, randomizacja, złote modele referencyjne), aby szybciej znaleźć problemy i lepiej odpowiedzieć „czy jeszcze skończyłem”.

Podczas tego webinaru poznasz struktury danych testbench za pomocą „przeglądaj to” (kolejki, uchwyty obiektów, tablice asocjacyjne mogą być zbadane) oraz checkpoint & restore, aby uniknąć przechodzenia przez fazy resetowania w celu znalezienia błędów.