Synteza i weryfikacja wysokiego poziomu

Platforma syntezy wysokiego poziomu (HLS) i weryfikacji (HLV) firmy Siemens poprawia przepływ projektowania i weryfikacji ASIC i FPGA w porównaniu z tradycyjnym RTL. Korzystanie z C++ lub SystemC Catapult zapewnia najwyższą jakość wyników pod względem wydajności, mocy i powierzchni, oprócz unikalnych rozwiązań HLV.

HLS & HLV nadchodzące wydarzenia Biblioteka zasobów HLS i HLV

TRENDY I TECHNOLOGIE

Projektowanie i weryfikacja RTL jest zbyt wolna i kosztowna

Wydajność RTL, szczególnie w przypadku nowych i złożonych bloków o wartości dodanej, uległa zatrzymaniu. Wyzwania związane z projektowaniem i weryfikacją związane z tworzeniem nowych i nowatorskich architektur, które zapewniają korzyści w zakresie krzemu dla bezprzewodowych, 5G, AI/ML, motoryzacyjnych lub przetwarzania wideo/obrazu, nie ułatwiają życia zespołom projektowym.

Eksploracja architektury

Czy Twój sprzęt będzie ograniczony? Czy wybrałeś odpowiednią podstawową architekturę pamięci? A może dowiedziałeś się dopiero podczas integracji systemu? Synteza wysokiego poziomu przyspiesza eksplorację przestrzeni projektowej.

Katapultuj swój projekt

Optymalna wydajność energetyczna i powierzchnia

Zapewnienie optymalnej równowagi wydajności, mocy i powierzchni do potrzeb projektowych jest trudne. Zbyt mała wydajność, zbyt duża moc lub zbyt duża powierzchnia i możesz przegapić cykl produktu. Wykorzystaj HLS, aby lepiej i szybciej projektować.