all
C++/SystemC Synthesis
Kompleksowy przepływ HLS przyjmujący C ++ lub SystemC jako dane wejściowe projektu i optymalnie ukierunkowany na implementacje ASIC, eFPGA lub FPGA dostosowane do technologii częstotliwości i docelowej.
Synteza i weryfikacja wysokiego poziomu
Platforma syntezy wysokiego poziomu (HLS) i weryfikacji (HLV) firmy Siemens poprawia przepływ projektowania i weryfikacji ASIC i FPGA w porównaniu z tradycyjnym RTL. Korzystanie z C++ lub SystemC Catapult zapewnia najwyższą jakość wyników pod względem wydajności, mocy i powierzchni, oprócz unikalnych rozwiązań HLV.
TRENDY I TECHNOLOGIE
Projektowanie i weryfikacja RTL jest zbyt wolna i kosztowna
Wydajność RTL, szczególnie w przypadku nowych i złożonych bloków o wartości dodanej, uległa zatrzymaniu. Wyzwania związane z projektowaniem i weryfikacją związane z tworzeniem nowych i nowatorskich architektur, które zapewniają korzyści w zakresie krzemu dla bezprzewodowych, 5G, AI/ML, motoryzacyjnych lub przetwarzania wideo/obrazu, nie ułatwiają życia zespołom projektowym.
Eksploracja architektury
Czy Twój sprzęt będzie ograniczony? Czy wybrałeś odpowiednią podstawową architekturę pamięci? A może dowiedziałeś się dopiero podczas integracji systemu? Synteza wysokiego poziomu przyspiesza eksplorację przestrzeni projektowej.
Optymalna wydajność energetyczna i powierzchnia
Zapewnienie optymalnej równowagi wydajności, mocy i powierzchni do potrzeb projektowych jest trudne. Zbyt mała wydajność, zbyt duża moc lub zbyt duża powierzchnia i możesz przegapić cykl produktu. Wykorzystaj HLS, aby lepiej i szybciej projektować.
Czy nadal debugujesz RTL?
Odkrywanie błędów późno w RTL oznacza stracone możliwości, mniej konkurencyjny krzem, opóźnienia związane z usuwaniem taśm i bóle głowy ECO. Projektowanie i weryfikacja Catapult HLS zapewnia odpowiednie projekty RTL po raz pierwszy, przy obniżonych kosztach serwerów i narzędzi.
WIRTUALNE SEMINARIUM HLS
Klienci Catapult omawiają swoje rzeczywiste wykorzystanie HLS
W ciągu ostatnich kilku lat nastąpiła eksplozja w przyjęciu HLS do projektowania chipów, napędzana rosnącą złożonością projektowania i weryfikacji, a także czasem na presję rynkową. Catapult HLS umożliwia projektantom szybsze wprowadzanie swoich chipów na rynek, skracając ogólny przepływ projektowania i weryfikacji.
Rozwiązania High-Level Synthesis Solutions katapult
Rozwiązania Catapult High-Level Synthesis zapewniają obsługę języków C++ i SystemC, niezależność FPGA i ASIC, oszacowanie i optymalizację mocy ASIC oraz najnowszą technologię fizycznie świadomego obszaru Multi-VT i optymalizację wydajności, aby ulepszyć Twoje projekty.
Katapult Rozwiązania High-Level Verification Solutions
Przyspiesz przepływ weryfikacji wysokiego poziomu (HLV) za pomocą znanych i zaufanych metod za pomocą platformy Catapult HLV. Zmniejsz ogólny czas realizacji i koszty weryfikacji SoC nawet o 80%, wykorzystując sprawdzanie projektu na wysokim poziomie, zasięg kodu/funkcjonalny oraz metody statyczne i formalne.
Biblioteka zasobów
Synteza wysokiego poziomu katapulty
Dowiedz się, w jaki sposób platforma Catapult High-Level Synthesis and Verification pozwala robić więcej i robić to lepiej. Dowiedz się o AI/ML, głębokim uczeniu się, wizji komputerowej, komunikacji, wideo i innych. Narzędzia Siemens na wysokim poziomie syntezy i weryfikacji (HLS i HLV) zapewniają przewagę konkurencyjną, jakiej potrzebujesz.
