Zdarzenia związane z syntezą i weryfikacją na wysokim poziomie katapult

RISC-V: Dostosuj procesory pod kątem wydajności/wydajności. Naucz się HLS, aby zbudować i zintegrować współprocesor wnioskowania typu wake-word, porównując moc, wydajność i wzrost powierzchni podczas tego warsztatu.

Edge AI wymaga efektywności energetycznej i wydajności. Równowaga z niestandardowym sprzętem! Dowiedz się, jak HLS przechodzi od Pythona do sprzętu na zamówienie. Zbuduj akcelerator sztucznej inteligencji do wnioskowania i mierz wzrost mocy i wydajności HLS.

Dowiedz się, w jaki sposób projektanci elektroniki mogą używać HLS do wdrażania niestandardowych akceleratorów. Dostosowując akcelerator do konkretnych wniosków, może on przewyższać gotowe procesory graficzne/TPU, oferując mniejsze zużycie energii.

Dołącz do nas w Monachium, gdzie sesje techniczne będą udostępniane przez rówieśników na wiele tematów, abyś mógł odkrywać nowe koncepcje lub zagłębić się w swoją podstawową dziedzinę wiedzy.

Dołącz do nas na naszym wydarzeniu w Ameryce Północnej, które jest dedykowanym środowiskiem wymiany pomysłów, informacji i najlepszych praktyk, które pozwolą Ci przewodzić w swojej roli i osiągnąć sukces z klientami.

W tym wystąpieniu opisano, jak wykorzystać syntezę wysokiego poziomu (HLS) do opracowania niestandardowych akceleratorów AI, ukierunkowanych na technologię ASIC lub FPGA. Dowiedz się, jak można praktycznie wdrożyć wnioskowanie sztucznej inteligencji w systemach brzegowych.

Systemy wbudowane wymagają większej mocy obliczeniowej niż procesory mogą zapewnić. Akceleratory sprzętowe oferują rozwiązanie. Ta sesja bada HLS, przekształcając C ++ w RTL dla ASICS/FPGA, z rzeczywistymi przykładami w zakresie ML i przetwarzania obrazu.

Warsztat ten omówi syntezę wysokiego poziomu i jej zalety w szybkiej i dokładnej produkcji akceleratorów sprzętowych. Omówimy krok po kroku projektowanie i weryfikację algorytmu Wakeword przy użyciu HLS.

Poznaj architekturę i mikroarchitekturę SoftMAX, aby zrównoważyć wydajność, obszar i zasoby do wnioskowania krawędzi. Odkryj zwinne procesy projektowania FPGA, aby nadążyć za ewoluującymi algorytmami.

Ta praktyczna sesja wprowadzi Cię w syntezę wysokiego poziomu, technologię, która przekształca funkcję C ++ w implementację sprzętową. Utworzysz koprocesor RISC-V i zintegrujesz go z projektem Rocket Core.

Odkryj syntezę wysokiego poziomu i jej zalety w szybkiej i dokładnej produkcji akceleratorów sprzętowych. Omówimy krok po kroku projektowanie i weryfikację algorytmu Wake Word za pomocą HLS.

Dołącz do nas, aby poznać możliwości EDA AI i zobaczyć, co przyniesie przyszłość. Omówimy wielką wizję posiadania specjalnie zbudowanej scentralizowanej platformy EDA AI.

Warsztat ten omówi syntezę wysokiego poziomu i jej zalety w szybkiej i dokładnej produkcji akceleratorów sprzętowych. Omówimy krok po kroku projektowanie i weryfikację algorytmu Wakeword przy użyciu HLS.

Uzyskaj cenny wgląd w wyzwania i rozwiązania związane z wdrażaniem ML w sprzęcie. Dowiedz się, w jaki sposób HLS i hls4ml usprawniają rozwój akceleratorów sprzętowych opartych na sieciach neuronowych i mają fundamentalne znaczenie dla przyszłości branży.

User2User to okazja do nauki, rozwoju i łączenia się z innymi ekspertami technicznymi, którzy projektują najnowocześniejsze produkty przy użyciu narzędzi Siemens EDA.

Dowiedz się, jak używać HLS do konwersji C ++ na RTL dla ASIC/FPGA, włączając niestandardowe akceleratory. Sesja obejmuje najlepsze praktyki HLS i rzeczywiste przykłady w zakresie przetwarzania ML i obrazu dla systemów wbudowanych.

Poznaj syntezę wysokiego poziomu, aby szybko i precyzyjnie tworzyć akcelerator sprzętowy. Omówimy projektowanie i weryfikację RTL za pomocą algorytmu Wakeword i zaprezentujemy Catapult AI NN, rozszerzając HLS na Python w celu szybszego rozwoju AI HW.

Dołącz do nas w DVCon US: weź udział w naszych krótkich warsztatach, lunchu, referatach i sesjach plakatowych. Odwiedź nas na stoisku 301, aby dowiedzieć się, w jaki sposób Siemens może pomóc Ci szybciej stworzyć mądrzejszą przyszłość.

Odwiedź firmę Siemens EDA, aby skupić się na praktycznych zastosowaniach języków, narzędzi, metodologii i standardów w zakresie projektowania i weryfikacji systemów elektronicznych i układów scalonych w celu poprawy własnych przepływów.

Odwiedź firmę Siemens EDA, aby skupić się na praktycznych zastosowaniach języków, narzędzi, metodologii i standardów w zakresie projektowania i weryfikacji systemów elektronicznych i układów scalonych w celu poprawy własnych przepływów.

Przyjdź i zobacz przemówienie Ankura Gupty: Jak sztuczna inteligencja redefiniuje projekt półprzewodników dla krawędzi
Wtorek 10 września o 11:15

Odwiedź firmę Siemens EDA, aby skupić się na praktycznych zastosowaniach języków, narzędzi, metodologii i standardów w zakresie projektowania i weryfikacji systemów elektronicznych i układów scalonych w celu poprawy własnych przepływów.

Odwiedź firmę Siemens EDA, aby skupić się na praktycznych zastosowaniach języków, narzędzi, metodologii i standardów w zakresie projektowania i weryfikacji systemów elektronicznych i układów scalonych w celu poprawy własnych przepływów.

Ta prelekcja pokaże, w jaki sposób HLS można wykorzystać do szybkiego tworzenia i oceny wielu implementacji RTL dla akceleratora AI na podstawie jednego opisu algorytmicznego.

Odwiedź ekspertów Siemens Electronic Design Automation (EDA) na targach DAC 2024 w dniach 23-27 czerwca 2024 w San Francisco w Kalifornii.

Zapotrzebowanie na moc obliczeniową w systemach wbudowanych stale rośnie. Przenoszenie funkcji do akceleratorów HW ma kluczowe znaczenie. HLS automatyzuje, konwertując funkcje C ++ na opisy HW dla ASIC lub FPGA, zwiększając wydajność w IP i ML.

Weź udział w naszym pouczającym samouczku, lunchu, warsztatach, artykułach i sesjach plakatowych oraz odwiedź nasze stoisko wystawowe, aby dowiedzieć się, jak Siemens może pomóc Ci szybciej opracować mądrzejszą przyszłość.

Pokażemy, w jaki sposób HLS można wykorzystać do migracji określonych funkcji ze stosu 5G L1 z SW do HW. HLS może umożliwić praktyczne wdrożenia 5G, które w przeciwnym razie mogłyby nie być możliwe.

Ta praktyczna klasa pozwoli uczestnikom opracować akcelerator wnioskowania za pomocą HLS. Uczestnicy zdobędą zrozumienie, jak stworzyć spersonalizowany akcelerator wnioskowania i korzyści, które może przynieść wbudowanemu systemowi.

Odkryj niezrównaną widoczność i wgląd w złożone zachowanie funkcjonalne AI SoC od zespołu Tessent Embedded Analytics w AIHW, a także dowiedz się, jak wykorzystać moc architektury RISC-V dla projektów opartych na ASIC i FPGA.

Catapult i PowerPro miały w tym roku całkiem sporo sesji w DAC, w tym sesję od NVIDIA i drugą z Telechips. Skorzystaj z poniższych linków na żądanie, aby sprawdzić nasze prezentacje na stoisku.

C.E.A. przedstawia metodologię łączącą open-source framework DL N2D2 i Catapult HLS, aby pomóc ograniczyć proces projektowania akceleratorów sprzętowych, umożliwiając nadążanie za nowymi algorytmami AI.

Telechipy zaprojektowały AXI4 master IP, który spełnia pełne specyfikacje AXI4 przy użyciu C++ HLS, zapewniając podobny do oprogramowania dostęp do bloków DMA, jednocześnie osiągając wysoką przepustowość przy użyciu wielu znakomitych i serii.

Zarządzanie złożonością implementacji kodera HEVC (Kvazaar) na FPGA za pomocą Catapult HLS

Dr Panu Sjövall rzuci światło na to, w jaki sposób udało im się wdrożyć swój wbudowany enkoder wewnętrzny HEVC w czasie rzeczywistym na HW z Catapult HLS.

To seminarium internetowe przedstawia prostą i solidną metodologię kwantyzacji opartą na analizie zakresu wartości.

Synteza wysokiego poziomu była dość gorącym tematem na U2U w Ameryce Północnej i Europie. Sprawdź wszystkie nasze sesje U2U 2023.

Na poziomie IP dostawca usług internetowych został utworzony w ciągu roku przy użyciu Catapult, zadania, które byłoby niemożliwe przy użyciu tradycyjnego RTL. Aby zmniejszyć zależność od doświadczenia projektanta, wprowadziliśmy narzędzie DSE wspomagane sztuczną inteligencją.

Dowiedz się więcej o seminarium internetowym „Ulepszenia architektoniczne dla niskiej mocy i bezpieczeństwa funkcjonalnego akceleratorów CNN z wykorzystaniem HLS”.

Dowiedz się, jak C ++ i SystemC/matchlib HLS to coś więcej niż konwersja SystemC na RTL. Omówimy wybór języka, eksplorację architektury, szacowanie mocy i optymalizację, które działają w celu zapewnienia konkurencyjnego RTL szybko i tanio.

Przepływ projektowy, w tym współprojektowanie HW/SW i HLS, który umożliwia programistom migrację funkcji intensywnych obliczeń z SW działającego na wbudowanym procesorze do akceleratora opartego na HW jako luźno sprzężonej peryferyjnej opartą na magistrali.

Dowiedz się, jak możesz użyć syntezy wysokiego poziomu, aby przejść z Pythona do syntetyzowanego RTL, aby wdrożyć niestandardowy akcelerator sztucznej inteligencji szybciej i łatwiej niż myślisz, że to możliwe.

Cornell wprowadza HiSparse: akcelerator mnożenia gęstego wektora rzadkiej macierzy. Wykorzystując zarówno implementację, jak i symulację HLS, ich rzadkie akceleratory zapewniają obiecujące przyspieszenie przy zwiększonej przepustowości i efektywności energetycznej.

FNAL pokazuje, że model autoenkodera NN może być zaimplementowany w ASIC odpornym na promieniowanie w celu wykonania stratnej kompresji danych. Łagodzi to problem transmisji danych przy jednoczesnym zachowaniu krytycznych informacji profilu energii detektora.

Standardy 5G otwierają świat rozwoju sprzętu dla każdego, kto może zbudować najlepsze, opłacalne produkty. Catapult, Questa i Veloce umożliwiają zintegrowane, niezawodne rozwiązania projektowe i weryfikacyjne do projektowania systemów 5G.

、、、、„～ ～”、、、。

Podczas tego webinaru podzielimy się tym nowym modelem projektowania sprzętu opartego na danych, który zapewnia znacznie lepszy sprzęt i oprogramowanie - ściśle zoptymalizowane dla określonych aplikacji.

Ten samouczek pokaże transformację algorytmu HLS na przykładowym algorytmie z pełnej implementacji oprogramowania do wysokowydajnej, wydajnej implementacji z mieszanką elementów sprzętowych i oprogramowania.

Przegląd tego, czym jest HLS i jak można go wykorzystać do tworzenia akceleratorów specyficznych dla aplikacji. Pokaże, w jaki sposób te akceleratory można zintegrować z systemem opartym na procesorach z perspektywy sprzętu i oprogramowania.

HLS umożliwia prawdziwe współprojektowanie HW/SW, umożliwiając dokładne partycjonowanie

eksploracja i zamiana funkcjonalności pomiędzy SW a akceleratorem HW na

optymalizuj ruch magistrali, wykorzystanie pamięci i obciążenie procesora.

Zastosowanie HLS do projektowania chipów jest napędzane zwiększoną złożonością projektowania i weryfikacji oraz czasem na presję rynkową. HLS umożliwia projektantom szybsze wprowadzanie swoich chipów na rynek, skracając ogólny przepływ projektowania i weryfikacji.

W tym wystąpieniu omówimy, w jaki sposób HLS można wykorzystać do dostarczania danych potrzebnych do podejmowania krytycznych decyzji dotyczących kompromisu projektowego i omówi, w jaki sposób HLS może umożliwić weryfikację systemu w przepływie MBSE oraz w jaki sposób HLS może ograniczyć ryzyko związane z łańcuchem dostaw.

Aby zrozumieć, który przepływ Catapult HLS jest lepiej dostosowany do naszych potrzeb w JPL-NASA, wdrożyliśmy rdzeń przetwarzania obrazu Harris Corner Detector zarówno w nieczasowym C++, jak i czasowym SystemC. Przedstawione zostaną wnioski wyciągnięte z każdego przepływu.

Ten samouczek podejdzie do kwestii jakości projektu z wyjątkowej perspektywy.

Warsztaty te pokażą przykładowy projekt działający na różnych poziomach abstrakcji, badając różne cele weryfikacji, które można osiągnąć na każdym etapie procesu projektowania.

Harvard rzuca światło na ich zwinną metodologię współprojektowania algorytmu i sprzętowego i współweryfikacji opartą na wysokim poziomie syntezy, która pozwoliła im zmniejszyć wysiłki w projektowaniu interfejsu VLSI o rzędy wielkości.

Ta sesja pokaże, jak tworzyć różne typy akceleratorów za pomocą HLS i jak zintegrować je z projektami procesorów RISC-V. Jako przykłady zostaną użyte algorytm wnioskowania AI i algorytm szyfrowania.

Wdrożenie algorytmu w sprzęcie wymaga zrozumienia algorytmu i jego zależności danych. Opiszemy zautomatyzowany sposób uzyskania tych spostrzeżeń z opisu C ++ z automatyczną ścieżką do RTL przez HLS.

Wdrożenie algorytmu w sprzęcie wymaga zrozumienia algorytmu i jego zależności danych. Opiszemy zautomatyzowany sposób uzyskania tych spostrzeżeń z opisu C ++ z automatyczną ścieżką do RTL przez HLS.

To seminarium internetowe pokazuje, w jaki sposób można szybciej osiągnąć kompleksową weryfikację na wyższym poziomie abstrakcji, ale nadal stosować znane i zaufane techniki weryfikacji RTL.

Prezentacja zawiera przegląd techniczny na wysokim poziomie platformy Catapult HLS, którą możesz wykorzystać w przyszłych projektach, aby przyspieszyć proces rozwoju.

W tym okrągłym stole omówimy kilka interesujących podejść do koprojektowania HW/SW oraz zalety i wady tych podejść. Prowadzą Anoop Saha i Russell Klein z Siemensa, a do niego dołączył Thierry Tambe z Uniwersytetu Harvarda.

Ta prelekcja skupi się na krzemie dla krawędzi i wyborach projektowych, które pomagają wdrażać potężne algorytmy uczenia maszynowego na niewielkim, niedrogim, energooszczędnym sprzęcie.

Sztuczna inteligencja jest gotowa stać się wszechobecna w systemach wbudowanych. Dowiedz się, jak wnioskowanie można skutecznie wdrożyć w urządzeniach o niskiej mocy, ograniczonych obliczeniowo bez konieczności noszenia naprawdę długiego przedłużacza.

Keynote obejmujące technologie wspomagające — od HLS po współprojektowanie oprogramowania sprzętowego, obejmujące przeszłość, teraźniejszość i przyszłość procesu projektowania krzemu, zakłócenia i najnowsze trendy technologiczne.