W miarę jak projekty półprzewodników stają się bardziej zaawansowane, a złożoność SoC rośnie, wąskie gardła weryfikacyjne mogą opóźniać harmonogramy i zagrażać jakości krzemu. Verilog-to-LVS drugiej generacji Calibre (V2LVS) wprowadza modułową, równoległą architekturę, która znacznie przyspiesza tłumaczenie list sieciowych, zmniejsza zużycie pamięci nawet o 92% i zapewnia ulepszone analizy debugowania. Nowe raportowanie, obsługa sieci energetycznej/naziemnej i ulepszenia doświadczenia użytkownika zapewniają niezawodny, skalowalny układ w porównaniu z sygnatariuszem. W artykule omówiono innowacje architektoniczne i postępy oparte na użytkownikach w nowym V2LVS, podkreślając rzeczywiste korzyści dla klientów, lepszą wydajność i mapę drogową dla przyszłych możliwości cyfrowej weryfikacji projektu.
