Optymalizacja
Współoptymalizacja pod kątem mocy, wydajności, powierzchni, kosztów i niezawodności w krzemie, opakowaniach, interpozytorach i płytkach drukowanych

Zintegrowane rozwiązanie do pakowania IC, które obejmuje wszystko, od planowania i prototypowania po podpisywanie różnych technologii integracyjnych, takich jak FCBGA, FOWLP, 2.5/3DIC i inne. Nasze rozwiązania do pakowania 3D IC pomagają pokonać ograniczenia skalowania monolitycznego.
Przemysł półprzewodników poczynił wielkie postępy w technologii ASIC w ciągu ostatnich 40 lat, prowadząc do lepszej wydajności. Ale gdy prawo Moore'a zbliża się do granic, skalowanie urządzeń staje się coraz trudniejsze. Kurczenie urządzeń trwa teraz dłużej, kosztuje więcej i stanowi wyzwania w zakresie technologii, projektowania, analizy i produkcji. W ten sposób wchodzi do 3D IC.
3D IC to nowy paradygmat projektowania napędzany malejącymi zwrotami skalowania technologii IC, czyli Prawo Moore'a.
Alternatywy obejmują podział System-on-Chip (SOC) na mniejsze podfunkcje lub komponenty znane jako „chiplety” lub „twarde IP” oraz użycie wielu matryc w celu przezwyciężenia ograniczeń narzuconych wielkością siatki.
Osiągnięte poprzez zbliżenie komponentów pamięci do jednostek przetwarzających, zmniejszając odległość i opóźnienie w dostępie do danych. Komponenty mogą być również układane pionowo, co pozwala na krótsze fizyczne odległości między nimi.
Integracja heterogeniczna ma kilka zalet, w tym możliwość mieszania różnych węzłów procesowych i technologicznych, a także możliwość wykorzystania platform montażowych 2.5D/3D.
Nasze rozwiązania projektowe 3D IC obsługują planowanie/analizę architektoniczną, planowanie/weryfikację projektu fizycznego, analizę elektryczną i niezawodność oraz wsparcie testowe/diagnostyczne poprzez przekazanie produkcji.

Pełny system do heterogenicznego planowania systemów, oferujący elastyczne tworzenie logiki dla bezproblemowej łączności od planowania do ostatecznego systemu LVS. Funkcjonalność planowania podłogi wspiera skalowanie złożonych heterogenicznych projektów.

Osiągnij szybsze czasy cyklu projektowania i ścieżkę do tapeout dzięki możliwości routingu projektu i zamykaniu PPA podczas optymalizacji rozmieszczenia. Optymalizacja w hierarchii zapewnia zamknięcie czasu na najwyższym poziomie. Zoptymalizowane specyfikacje konstrukcyjne zapewniają lepszy PPA, certyfikowany dla zaawansowanych węzłów TSMC.

Pojedyncza platforma obsługuje zaawansowaną konstrukcję SIP, chiplet, interpozytora krzemowego, organicznego i szklanego podłoża, skracając czas projektowania dzięki zaawansowanej metodologii ponownego użycia IP. Wbudowane sprawdzanie zgodności z SI/PI i regułami procesowymi eliminuje iteracje analizy i podpisywania.

To rozwiązanie weryfikuje netlist zestawu pakietów w stosunku do „złotej” listy sieci referencyjnej w celu zapewnienia poprawności funkcjonalnej. Wykorzystuje zautomatyzowany przepływ pracy z formalną weryfikacją, sprawdzając wszystkie połączenia między urządzeniami półprzewodnikowymi w ciągu kilku minut, zapewniając wysoką dokładność i wydajność.




Rozwiązanie termiczne obejmujące tranzystor do poziomu systemu i skalowanie od wczesnego planowania do sygnalizacji systemu, do szczegółowej analizy termicznej na poziomie ciśnieniowym z dokładnymi warunkami opakowania i granicy. Zmniejsz koszty, minimalizując potrzebę stosowania chipów testowych i pomaga zidentyfikować problemy z niezawodnością systemu.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
ymi bibliotekami i projektami specyficznymi dla ECAD. Zapewnia bezpieczeństwo i identyfikowalność danych WIP dzięki doborowi komponentów, dystrybucji biblioteki i ponownemu wykorzystaniu modelu. Bezproblemowa integracja PLM do zarządzania cyklem życia produktu, koordynacji produkcji, żądań nowych części i zarządzania zasobami.

Obsługuj wiele sztyftów/chipletów poprzez testy na poziomie sztancowym i na poziomie stosu, obsługując standardy IEEE, takie jak 1838, 1687 i 1149.1. Zapewnia pełny dostęp do matrycy w opakowaniu, walidacji testów waflowych i rozszerza 2D DFT do 2.5D/3D, wykorzystując Tessent Streaming Scan Network dla bezproblemowej integracji.

Wyeliminuj czas poświęcony na opracowywanie i utrzymywanie niestandardowych modeli funkcjonalnych magistrali (BFM) lub komponentów weryfikacyjnych. Avery Verification IP (VIP) umożliwia zespołom System i System-on-Chip (SoC) osiągnięcie znaczącej poprawy wydajności weryfikacji.

Inteligentna niestandardowa platforma IC Solido, oparta na zastrzeżonej technologii opartej na sztucznej inteligencji, oferuje najnowocześniejsze rozwiązania do weryfikacji obwodów zaprojektowane w celu sprostania wyzwaniom 3D IC, spełnienia rygorystycznych wymagań dotyczących integralności sygnału, mocy i cieplnej oraz przyspieszenia rozwoju.

Zapewnij niezawodność połączeń i odporność ESD dzięki kompleksowym pomiarom rezystancji punkt-punkt (P2P) i gęstości prądu (CD) w matrycy, interpozytorze i opakowaniu. Uwzględnij różnice w metodologii węzłów procesowych i ESD dzięki solidnemu połączeniu między urządzeniami zabezpieczającymi.
Chiplet został zaprojektowany ze zrozumieniem, że będzie połączony z innymi chipletami w pakiecie. Bliskość i krótsza odległość połączeń oznacza mniejsze zużycie energii, ale oznacza również koordynację większej liczby zmiennych, takich jak efektywność energetyczna, przepustowość, powierzchnia, opóźnienie i wysokość wysokości.
Współoptymalizacja pod kątem mocy, wydajności, powierzchni, kosztów i niezawodności w krzemie, opakowaniach, interpozytorach i płytkach drukowanych
Umożliwienie inżynierom projektowania dostępnymi technologiami, które zmniejszają zależność od ekspertów
Skalowalność w celu zarządzania i przekazywania heterogenicznych danych w zespołach całego przedsiębiorstwa oraz utrzymania ciągłości cyfrowej
Wyeliminuj iteracje poprzez wczesny wgląd w dalszą wydajność i efekty procesu poprzez ciągłą weryfikację
Skontaktuj się z pytaniami lub komentarzami. Jesteśmy tutaj, aby pomóc!