Stimulusfri verifisering

Formal Inspection er en helautomatisk app for formell problemjakt som finner dypt skjulte problemer på grunn av vanlige RTL-kodingsfeil. Formal Inspection gjør det mulig å eliminere et bredt spekter av problemer uten testbenk.

Tilkoblingsanalysen i Questa One SFV er en helautomatisert løsning for uttømmende verifisering av statisk og dynamisk tilkobling uten å kreve kunnskap om formelle språk eller eiendomsspesifikasjonsspråk.

Questa Increase Coverage er en automatisk formell løsning for å oppnå kodedekning raskere, som adresserer et uomtvistelig faktum av bekreftelse: en brøkdel av avdekket kode gjenstår alltid.

De formelle VIP AMBA- og OnChip-bibliotekene forbedrer kvaliteten og reduserer tidsplanene ved å bygge protokoll- og metodeekspertise i pakker med gjenbrukbare påstander som støtter populære bransjestandardgrensesnitt.

Questa One SFV Property Verification oppdager uttømmende eventuelle designfeil som kan oppstå, uten å trenge spesifikk stimulans for å oppdage problemet. Dette sikrer at det verifiserte designet er problemfritt i alle juridiske inngangsscenarier.

Questa One SFV Register Analysis automatiserer uttømmende verifisering av kontroll- og statusregisteratferd mot CSV- eller IP-XACT-registerspesifikasjonen.

Sikkerhetsanalyse i Questa One SFV er en helautomatisert løsning for uttømmende verifisering av at bare banene du angir kan nå sikkerhets- eller sikkerhetskritiske lagringselementer.

Questa One SFV RTL Equivalence sammenligner automatisk spesifikasjon RTL og implementering RTL-kodeblokker ved hjelp av uttømmende formell analyse. Ingen kunnskap om formelle språk eller eiendomsspesifikasjonsspråk er nødvendig.

X-sensitivitetsanalyse innen Questa One SFV er en automatisert løsning som uttømmende utrydder «X» -problemer på RTL-nivå uten en testbenk.

Siemens Questa Equivalent FPGA FPGA-løsning sikrer at FPGA-implementeringsflyter, som syntese og sted-og-rute-optimaliseringer, ikke introduserer funksjonsfeil.

Gap Free-verifisering optimaliserer kvaliteten på digitale design ved å bevise all funksjonalitet for alle innganger, noe som fører til enestående lave utslippshastigheter.

Designverifisering på høyt nivå med Questa HL-SYC-utvidelse bidrar til å eliminere problemer før syntese ved å starte verifisering tidligere i flyten.

Questa One SFV Trust Analysis bruker automatisert analyse for å oppdage og rapportere sårbarhetsproblemer angående sikkerhet.

Sikrer at RISC-V-design overholder ISA og funksjonelle forutsetninger, og akselererer verifisering ved å eliminere behovet for oppretting av testbenker.

Questa One SFV FPU-analysen minimerer verifiseringsarbeidsmengden betydelig, og sikrer nøyaktig justering av flytpunktsimplementeringer med ønskede resultater.

Feilbeskyttelsesanalysen er en løsning basert på formell teknologi, som analyserer feil ved å injisere dem og formelt sjekke utfallet for maskinvaresikkerhet og sikkerhet.

Questa Post Silicon Debug-appen utnytter formell analyse og eiendomssyntese for raskt å rote årsaken til problemer i logikken dypt inne i en SoC og bevise at rettelser ikke vil ødelegge noe annet.