Analyser optimale partisjoneringsscenarier for designet basert på designerens mål. Mulighetsanalyse av RTL for å eliminere fysiske problemer tidlig. Beregn PPA på RTL og generer en tidlig planløsning. Generer sikkerhet for alle nedstrøms verktøy.
Gencellicon Chip Planner er det første skift-venstre-verktøyet som gjør det mulig for designere å få dyp innsikt i den fysiske implementeringsmuligheten for designen deres på veldig tidlige stadier uten å være avhengige av tradisjonelle implementeringsverktøy. Designere kan utforske ulike planplanscenarier basert på identifiserte beregninger, med muligheten til å utføre hva-hvis-analyse, og velge det mest effektive scenariet for implementering.
Chip planner er designet for å gi muligheten til å utforske RTL og foreslå ulike partisjoneringsalternativer basert på de valgte kriteriene. Nye RTL-partisjoner vil ha tilsvarende SDC generert automatisk.
Chip Planner gir tidlig innsikt i fysisk implementering av design og gir hva-hvis-analyse for designere for å ta best mulig planløsningsvalg ved å velge en av mange automatisk genererte plantegninger.
Chip Planner unike plantegningsverifisering lar designere validere plantegninger mot den faktiske designbeskrivelsens uttømmende sett med regler for å sjekke for uoverensstemmelser mellom RTL, planløsning, havneplassering og ruting.